From 30355416b3ad30f68370c874a519bb860d6bf17d Mon Sep 17 00:00:00 2001 From: Samuel Holland Date: Thu, 1 Dec 2022 19:50:57 -0600 Subject: [PATCH] riscv: Add BL808 register definitions Signed-off-by: Samuel Holland --- include/bl808/adc_reg.h | 251 + include/bl808/aon_reg.h | 2039 +++++ include/bl808/cci_reg.h | 1351 ++++ include/bl808/cks_reg.h | 64 + include/bl808/codec_misc_reg.h | 340 + include/bl808/dac_reg.h | 121 + include/bl808/dma_reg.h | 173 + include/bl808/dtsrc_reg.h | 503 ++ include/bl808/ef_ctrl_reg.h | 940 +++ include/bl808/ef_data_0_reg.h | 795 ++ include/bl808/ef_data_1_reg.h | 660 ++ include/bl808/emac_reg.h | 237 + include/bl808/glb_reg.h | 13188 +++++++++++++++++++++++++++++++ include/bl808/gpio_reg.h | 1472 ++++ include/bl808/gpip_reg.h | 336 + include/bl808/hbn_reg.h | 894 +++ include/bl808/i2c_reg.h | 169 + include/bl808/ipc_reg.h | 311 + include/bl808/ir_reg.h | 188 + include/bl808/mcu_misc_reg.h | 350 + include/bl808/mjpeg_reg.h | 319 + include/bl808/mm_glb_reg.h | 724 ++ include/bl808/mm_misc_reg.h | 971 +++ include/bl808/pds_reg.h | 2626 ++++++ include/bl808/psram_reg.h | 1549 ++++ include/bl808/psram_uhs_reg.h | 1566 ++++ include/bl808/pwm_v2_reg.h | 208 + include/bl808/rtc_reg.h | 92 + include/bl808/sdh_reg.h | 2730 +++++++ include/bl808/sec_eng_reg.h | 558 ++ include/bl808/sf_ctrl_reg.h | 3351 ++++++++ include/bl808/spi_reg.h | 156 + include/bl808/timer_reg.h | 272 + include/bl808/tzc_nsec_reg.h | 3801 +++++++++ include/bl808/tzc_sec_reg.h | 3801 +++++++++ include/bl808/uart_reg.h | 264 + include/bl808/usb_v2_reg.h | 734 ++ 37 files changed, 48104 insertions(+) create mode 100644 include/bl808/adc_reg.h create mode 100644 include/bl808/aon_reg.h create mode 100644 include/bl808/cci_reg.h create mode 100644 include/bl808/cks_reg.h create mode 100644 include/bl808/codec_misc_reg.h create mode 100644 include/bl808/dac_reg.h create mode 100644 include/bl808/dma_reg.h create mode 100644 include/bl808/dtsrc_reg.h create mode 100644 include/bl808/ef_ctrl_reg.h create mode 100644 include/bl808/ef_data_0_reg.h create mode 100644 include/bl808/ef_data_1_reg.h create mode 100644 include/bl808/emac_reg.h create mode 100644 include/bl808/glb_reg.h create mode 100644 include/bl808/gpio_reg.h create mode 100644 include/bl808/gpip_reg.h create mode 100644 include/bl808/hbn_reg.h create mode 100644 include/bl808/i2c_reg.h create mode 100644 include/bl808/ipc_reg.h create mode 100644 include/bl808/ir_reg.h create mode 100644 include/bl808/mcu_misc_reg.h create mode 100644 include/bl808/mjpeg_reg.h create mode 100644 include/bl808/mm_glb_reg.h create mode 100644 include/bl808/mm_misc_reg.h create mode 100644 include/bl808/pds_reg.h create mode 100644 include/bl808/psram_reg.h create mode 100644 include/bl808/psram_uhs_reg.h create mode 100644 include/bl808/pwm_v2_reg.h create mode 100644 include/bl808/rtc_reg.h create mode 100644 include/bl808/sdh_reg.h create mode 100644 include/bl808/sec_eng_reg.h create mode 100644 include/bl808/sf_ctrl_reg.h create mode 100644 include/bl808/spi_reg.h create mode 100644 include/bl808/timer_reg.h create mode 100644 include/bl808/tzc_nsec_reg.h create mode 100644 include/bl808/tzc_sec_reg.h create mode 100644 include/bl808/uart_reg.h create mode 100644 include/bl808/usb_v2_reg.h diff --git a/include/bl808/adc_reg.h b/include/bl808/adc_reg.h new file mode 100644 index 00000000000..cfd42ea6a5a --- /dev/null +++ b/include/bl808/adc_reg.h @@ -0,0 +1,251 @@ +/** + ****************************************************************************** + * @file adc_reg.h + * @version V1.0 + * @date 2022-08-05 + * @brief This file is the description of.IP register + ****************************************************************************** + * @attention + * + *

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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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uint32_t ten_cip_misc_aon : 1; /* [ 20], r/w, 0x0 */ + uint32_t ten_aon : 1; /* [ 21], r/w, 0x0 */ + uint32_t reserved_22_31 : 10; /* [31:22], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } aon_common; + + /* 0x808 : aon_misc */ + union { + struct { + uint32_t sw_soc_en_aon : 1; /* [ 0], r/w, 0x1 */ + uint32_t sw_wb_en_aon : 1; /* [ 1], r/w, 0x1 */ + uint32_t reserved_2_31 : 30; /* [31: 2], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } aon_misc; + + /* 0x80c reserved */ + uint8_t RESERVED0x80c[4]; + + /* 0x810 : bg_sys_top */ + union { + struct { + uint32_t pu_bg_sys_aon : 1; /* [ 0], r/w, 0x1 */ + uint32_t istart_ctrl_aon : 1; /* [ 1], r/w, 0x1 */ + uint32_t reserved_2_31 : 30; /* [31: 2], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } bg_sys_top; + + /* 0x814 : dcdc_top_0 */ + union { + struct { + uint32_t dcdc11_sstart_time_aon : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t dcdc11_stby_lp_cur_aon : 3; /* [ 6: 4], r/w, 0x2 */ + uint32_t reserved_7 : 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*/ + uint32_t dcdc18_force_en_cs_zvs_aon : 1; /* [ 27], r/w, 0x0 */ + uint32_t dcdc18_isense_trim_aon : 3; /* [30:28], r/w, 0x4 */ + uint32_t reserved_31 : 1; /* [ 31], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dcdc18_top_2; + + /* 0x82C : psw_irrcv */ + union { + struct { + uint32_t pu_psw_irrcv_aon : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_18 : 18; /* [18: 1], rsvd, 0x0 */ + uint32_t usb20_rref_ext_en_aon : 1; /* [ 19], r/w, 0x0 */ + uint32_t en_por33_aon : 1; /* [ 20], r/w, 0x0 */ + uint32_t usb20_rref_hiz_aon : 1; /* [ 21], r/w, 0x0 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t usb20_rcal_code_aon : 6; /* [29:24], r/w, 0x1a */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } psw_irrcv; + + /* 0x830 reserved */ + uint8_t RESERVED0x830[80]; + + /* 0x880 : rf_top_aon */ + union { + struct { + uint32_t pu_mbg_aon : 1; /* [ 0], r/w, 0x1 */ + uint32_t pu_ldo15rf_aon : 1; /* [ 1], r/w, 0x1 */ + uint32_t pu_sfreg_aon : 1; /* [ 2], r/w, 0x1 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t pu_xtal_buf_aon : 1; /* [ 4], r/w, 0x1 */ + uint32_t pu_xtal_aon : 1; /* [ 5], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t ldo15rf_sstart_sel_aon : 1; /* [ 8], r/w, 0x1 */ + uint32_t ldo15rf_sstart_delay_aon : 2; /* [10: 9], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t ldo15rf_pulldown_aon : 1; /* [ 12], r/w, 0x0 */ + uint32_t ldo15rf_pulldown_sel_aon : 1; /* [ 13], r/w, 0x0 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t ldo15rf_vout_sel_aon : 3; /* [18:16], r/w, 0x2 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t ldo15rf_cc_aon : 2; /* [25:24], r/w, 0x0 */ + uint32_t reserved_26_27 : 2; /* [27:26], rsvd, 0x0 */ + uint32_t ldo15rf_bypass_aon : 1; /* [ 28], r/w, 0x0 */ + uint32_t reserved_29_31 : 3; /* [31:29], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } rf_top_aon; + + /* 0x884 : xtal_cfg */ + union { + struct { + uint32_t xtal_bk_aon : 2; /* [ 1: 0], r/w, 0x1 */ + uint32_t xtal_capcode_extra_aon : 1; /* [ 2], r/w, 0x0 */ + uint32_t xtal_ext_sel_aon : 1; /* [ 3], r/w, 0x0 */ + uint32_t xtal_buf_en_aon : 4; /* [ 7: 4], r/w, 0xe */ + uint32_t xtal_buf_hp_aon : 4; /* [11: 8], r/w, 0x0 */ + uint32_t xtal_fast_startup_aon : 1; /* [ 12], r/w, 0x1 */ + uint32_t xtal_sleep_aon : 1; /* [ 13], r/w, 0x1 */ + uint32_t xtal_amp_ctrl_aon : 2; /* [15:14], r/w, 0x3 */ + uint32_t xtal_capcode_out_aon : 6; /* [21:16], r/w, 0x10 */ + uint32_t xtal_capcode_in_aon : 6; /* [27:22], r/w, 0x10 */ + uint32_t xtal_gm_boost_aon : 2; /* [29:28], r/w, 0x3 */ + uint32_t xtal_rdy_sel_aon : 2; /* [31:30], r/w, 0x2 */ + } BF; + uint32_t WORD; + } xtal_cfg; + + /* 0x888 : xtal_cfg2 */ + union { + struct { + uint32_t wifi_xtal_ldo33_bypass_aon : 1; /* [ 0], r/w, 0x0 */ + uint32_t wifi_xtal_ldo33_sel_aon : 3; /* [ 3: 1], r/w, 0x0 */ + uint32_t wifi_xtal_ldo18_sel_aon : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t wifi_xtal_ldo33_pu_aon : 1; /* [ 6], r/w, 0x1 */ + uint32_t wifi_xtal_ldo18_pu_aon : 1; /* [ 7], r/w, 0x1 */ + uint32_t reserved_8_9 : 2; /* [ 9: 8], rsvd, 0x0 */ + uint32_t wifi_xtal_reserve : 4; /* [13:10], r/w, 0x0 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t wifi_xtal_ldo18_short_filter_aon : 1; /* [ 16], r/w, 0x0 */ + uint32_t reserved_17_29 : 13; /* [29:17], rsvd, 0x0 */ + uint32_t xtal_buf_drv_aon : 2; /* [31:30], r/w, 0x1 */ + } BF; + uint32_t WORD; + } xtal_cfg2; + + /* 0x88C : xtal_cfg3 */ + union { + struct { + uint32_t reserved_0_11 : 12; /* [11: 0], rsvd, 0x0 */ + uint32_t wifi_xtal_clk_inv_en_aon : 1; /* [ 12], r/w, 0x0 */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t wifi_xtal_cml_en_aon : 1; /* [ 16], r/w, 0x0 */ + uint32_t wifi_xtal_cml_r_sel_aon : 2; /* [18:17], r/w, 0x1 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t wifi_xtal_clk_en_aon : 1; /* [ 20], r/w, 0x1 */ + uint32_t reserved_21_29 : 9; /* [29:21], rsvd, 0x0 */ + uint32_t wifi_xtal_buf_drv_aon : 2; /* [31:30], r/w, 0x1 */ + } BF; + uint32_t WORD; + } xtal_cfg3; + + /* 0x890 : tsen */ + union { + struct { + uint32_t tsen_refcode_corner : 12; /* [11: 0], r/w, 0x8ff */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t tsen_refcode_rfcal : 12; /* [27:16], r/w, 0x8ff */ + uint32_t xtal_rdy : 1; /* [ 28], r, 0x1 */ + uint32_t xtal_inn_cfg_en_aon : 1; /* [ 29], r/w, 0x1 */ + uint32_t xtal_rdy_int_sel_aon : 2; /* [31:30], r/w, 0x1 */ + } BF; + uint32_t WORD; + } tsen; + + /* 0x894 reserved */ + uint8_t RESERVED0x894[48]; + + /* 0x8C4 : ldo18io */ + union { + struct { + uint32_t reserved_0 : 1; /* [ 0], rsvd, 0x0 */ + uint32_t ldo18io_bypass_iso_aon : 1; /* [ 1], r/w, 0x0 */ + uint32_t ldo18io_pulldown_aon : 1; /* [ 2], r/w, 0x0 */ + uint32_t ldo18io_pulldown_sel_aon : 1; /* [ 3], r/w, 0x1 */ + uint32_t ldo18io_bm_aon : 3; /* [ 6: 4], r/w, 0x3 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t ldo18io_cc_aon : 3; /* [10: 8], r/w, 0x3 */ + uint32_t ldo18io_ocp_out_aon : 1; /* [ 11], r, 0x0 */ + uint32_t ldo18io_ocp_th_aon : 3; /* [14:12], r/w, 0x3 */ + uint32_t ldo18io_ocp_en_aon : 1; /* [ 15], r/w, 0x1 */ + uint32_t ldo18io_sstart_delay_aon : 3; /* [18:16], r/w, 0x3 */ + uint32_t ldo18io_sstart_en_aon : 1; /* [ 19], r/w, 0x1 */ + uint32_t ldo18io_vout_sel_aon : 4; /* [23:20], r/w, 0x5 */ + uint32_t ldo18io_vout_trim_aon : 4; /* [27:24], r/w, 0x7 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo18io; + + /* 0x8c8 reserved */ + uint8_t RESERVED0x8c8[56]; + + /* 0x900 : acomp0_ctrl */ + union { + struct { + uint32_t acomp0_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t acomp0_hyst_seln : 3; /* [ 6: 4], r/w, 0x0 */ + uint32_t acomp0_hyst_selp : 3; /* [ 9: 7], r/w, 0x0 */ + uint32_t acomp0_bias_prog : 2; /* [11:10], r/w, 0x0 */ + uint32_t acomp0_level_sel : 6; /* [17:12], r/w, 0x0 */ + uint32_t acomp0_neg_sel : 4; /* [21:18], r/w, 0x0 */ + uint32_t acomp0_pos_sel : 4; /* [25:22], r/w, 0x0 */ + uint32_t acomp0_muxen : 1; /* [ 26], r/w, 0x0 */ + uint32_t reserved_27_31 : 5; /* [31:27], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } acomp0_ctrl; + + /* 0x904 : acomp1_ctrl */ + union { + struct { + uint32_t acomp1_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t acomp1_hyst_seln : 3; /* [ 6: 4], r/w, 0x0 */ + uint32_t acomp1_hyst_selp : 3; /* [ 9: 7], r/w, 0x0 */ + uint32_t acomp1_bias_prog : 2; /* [11:10], r/w, 0x0 */ + uint32_t acomp1_level_sel : 6; /* [17:12], r/w, 0x0 */ + uint32_t acomp1_neg_sel : 4; /* [21:18], r/w, 0x0 */ + uint32_t acomp1_pos_sel : 4; /* [25:22], r/w, 0x0 */ + uint32_t acomp1_muxen : 1; /* [ 26], r/w, 0x0 */ + uint32_t reserved_27_31 : 5; /* [31:27], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } acomp1_ctrl; + + /* 0x908 : acomp_ctrl */ + union { + struct { + uint32_t acomp1_rstn_ana : 1; /* [ 0], r/w, 0x1 */ + uint32_t acomp0_rstn_ana : 1; /* [ 1], r/w, 0x1 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t acomp1_test_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t acomp0_test_en : 1; /* [ 9], r/w, 0x0 */ + uint32_t acomp1_test_sel : 2; /* [11:10], r/w, 0x0 */ + uint32_t acomp0_test_sel : 2; /* [13:12], r/w, 0x0 */ + uint32_t reserved_14_16 : 3; /* [16:14], rsvd, 0x0 */ + uint32_t acomp1_out_raw : 1; /* [ 17], r, 0x0 */ + uint32_t reserved_18 : 1; /* [ 18], rsvd, 0x0 */ + uint32_t acomp0_out_raw : 1; /* [ 19], r, 0x0 */ + uint32_t reserved_20_23 : 4; /* [23:20], rsvd, 0x0 */ + uint32_t acomp_vref_sel : 6; /* [29:24], r/w, 0x0 */ + uint32_t acomp_reserved : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } acomp_ctrl; + + /* 0x90C : gpadc_reg_cmd */ + union { + struct { + uint32_t gpadc_global_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t gpadc_conv_start : 1; /* [ 1], r/w, 0x0 */ + uint32_t gpadc_soft_rst : 1; /* [ 2], r/w, 0x0 */ + uint32_t gpadc_neg_sel : 5; /* [ 7: 3], r/w, 0xf */ + uint32_t gpadc_pos_sel : 5; /* [12: 8], r/w, 0xf */ + uint32_t gpadc_neg_gnd : 1; /* [ 13], r/w, 0x0 */ + uint32_t gpadc_micbias_en : 1; /* [ 14], r/w, 0x0 */ + uint32_t gpadc_micpga_en : 1; /* [ 15], r/w, 0x0 */ + uint32_t gpadc_byp_micboost : 1; /* [ 16], r/w, 0x0 */ + uint32_t gpadc_rcal_en : 1; /* [ 17], r/w, 0x0 */ + uint32_t gpadc_dwa_en : 1; /* [ 18], r/w, 0x0 */ + uint32_t gpadc_mic2_diff : 1; /* [ 19], r/w, 0x0 */ + uint32_t gpadc_mic1_diff : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpadc_mic_pga2_gain : 2; /* [22:21], r/w, 0x0 */ + uint32_t gpadc_micboost_32db_en : 1; /* [ 23], r/w, 0x0 */ + uint32_t reserved_24_26 : 3; /* [26:24], rsvd, 0x0 */ + uint32_t gpadc_chip_sen_pu : 1; /* [ 27], r/w, 0x0 */ + uint32_t gpadc_sen_sel : 3; /* [30:28], r/w, 0x0 */ + uint32_t gpadc_sen_test_en : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpadc_reg_cmd; + + /* 0x910 : gpadc_reg_config1 */ + union { + struct { + uint32_t gpadc_cal_os_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t gpadc_cont_conv_en : 1; /* [ 1], r/w, 0x1 */ + uint32_t gpadc_res_sel : 3; /* [ 4: 2], r/w, 0x0 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t gpadc_vcm_sel_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t gpadc_vcm_hyst_sel : 1; /* [ 9], r/w, 0x0 */ + uint32_t gpadc_lowv_det_en : 1; /* [ 10], r/w, 0x0 */ + uint32_t gpadc_pwm_trg_en : 1; /* [ 11], r/w, 0x0 */ + uint32_t gpadc_clk_ana_dly : 4; /* [15:12], r/w, 0x0 */ + uint32_t gpadc_clk_ana_dly_en : 1; /* [ 16], r/w, 0x0 */ + uint32_t gpadc_clk_ana_inv : 1; /* [ 17], r/w, 0x0 */ + uint32_t gpadc_clk_div_ratio : 3; /* [20:18], r/w, 0x3 */ + uint32_t gpadc_scan_length : 4; /* [24:21], r/w, 0x0 */ + uint32_t gpadc_scan_en : 1; /* [ 25], r/w, 0x0 */ + uint32_t gpadc_dither_en : 1; /* [ 26], r/w, 0x0 */ + uint32_t gpadc_v11_sel : 2; /* [28:27], r/w, 0x0 */ + uint32_t gpadc_v18_sel : 2; /* [30:29], r/w, 0x0 */ + uint32_t reserved_31 : 1; /* [ 31], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpadc_reg_config1; + + /* 0x914 : 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© COPYRIGHT(c) 2020 Bouffalo Lab

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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __CCI_REG_H__ +#define __CCI_REG_H__ + +#include + +/* 0x0 : cci_cfg */ +#define CCI_CFG_OFFSET (0x0) +#define CCI_EN CCI_EN +#define CCI_EN_POS (0U) +#define CCI_EN_LEN (1U) +#define CCI_EN_MSK (((1U << CCI_EN_LEN) - 1) << CCI_EN_POS) +#define CCI_EN_UMSK (~(((1U << CCI_EN_LEN) - 1) << CCI_EN_POS)) +#define CCI_SLV_SEL_CCI2 CCI_SLV_SEL_CCI2 +#define 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0x7FC : cpu_pll_cfg11 */ +#define CCI_CPU_PLL_CFG11_OFFSET (0x7FC) +#define CCI_CPUPLL_RESV CCI_CPUPLL_RESV +#define CCI_CPUPLL_RESV_POS (0U) +#define CCI_CPUPLL_RESV_LEN (16U) +#define CCI_CPUPLL_RESV_MSK (((1U << CCI_CPUPLL_RESV_LEN) - 1) << CCI_CPUPLL_RESV_POS) +#define CCI_CPUPLL_RESV_UMSK (~(((1U << CCI_CPUPLL_RESV_LEN) - 1) << CCI_CPUPLL_RESV_POS)) +#define CCI_CPUPLL_DL_CTRL_15 CCI_CPUPLL_DL_CTRL_15 +#define CCI_CPUPLL_DL_CTRL_15_POS (23U) +#define CCI_CPUPLL_DL_CTRL_15_LEN (1U) +#define CCI_CPUPLL_DL_CTRL_15_MSK (((1U << CCI_CPUPLL_DL_CTRL_15_LEN) - 1) << CCI_CPUPLL_DL_CTRL_15_POS) +#define CCI_CPUPLL_DL_CTRL_15_UMSK (~(((1U << CCI_CPUPLL_DL_CTRL_15_LEN) - 1) << CCI_CPUPLL_DL_CTRL_15_POS)) +#define CCI_CPUPLL_DL_CTRL_10 CCI_CPUPLL_DL_CTRL_10 +#define CCI_CPUPLL_DL_CTRL_10_POS (24U) +#define CCI_CPUPLL_DL_CTRL_10_LEN (1U) +#define CCI_CPUPLL_DL_CTRL_10_MSK (((1U << CCI_CPUPLL_DL_CTRL_10_LEN) - 1) << CCI_CPUPLL_DL_CTRL_10_POS) +#define CCI_CPUPLL_DL_CTRL_10_UMSK (~(((1U << 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CCI_CPUPLL_DL_CTRL_4_UMSK (~(((1U << CCI_CPUPLL_DL_CTRL_4_LEN) - 1) << CCI_CPUPLL_DL_CTRL_4_POS)) +#define CCI_CPUPLL_DL_CTRL_3 CCI_CPUPLL_DL_CTRL_3 +#define CCI_CPUPLL_DL_CTRL_3_POS (28U) +#define CCI_CPUPLL_DL_CTRL_3_LEN (1U) +#define CCI_CPUPLL_DL_CTRL_3_MSK (((1U << CCI_CPUPLL_DL_CTRL_3_LEN) - 1) << CCI_CPUPLL_DL_CTRL_3_POS) +#define CCI_CPUPLL_DL_CTRL_3_UMSK (~(((1U << CCI_CPUPLL_DL_CTRL_3_LEN) - 1) << CCI_CPUPLL_DL_CTRL_3_POS)) +#define CCI_CPUPLL_DL_CTRL_2P5 CCI_CPUPLL_DL_CTRL_2P5 +#define CCI_CPUPLL_DL_CTRL_2P5_POS (29U) +#define CCI_CPUPLL_DL_CTRL_2P5_LEN (1U) +#define CCI_CPUPLL_DL_CTRL_2P5_MSK (((1U << CCI_CPUPLL_DL_CTRL_2P5_LEN) - 1) << CCI_CPUPLL_DL_CTRL_2P5_POS) +#define CCI_CPUPLL_DL_CTRL_2P5_UMSK (~(((1U << CCI_CPUPLL_DL_CTRL_2P5_LEN) - 1) << CCI_CPUPLL_DL_CTRL_2P5_POS)) +#define CCI_CPUPLL_DL_CTRL_2 CCI_CPUPLL_DL_CTRL_2 +#define CCI_CPUPLL_DL_CTRL_2_POS (30U) +#define CCI_CPUPLL_DL_CTRL_2_LEN (1U) +#define CCI_CPUPLL_DL_CTRL_2_MSK (((1U << CCI_CPUPLL_DL_CTRL_2_LEN) - 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uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t aupll_vg11_sel : 2; /* [21:20], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t aupll_vg13_sel : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg1; + + /* 0x758 : audio_pll_cfg2 */ + union { + struct { + uint32_t aupll_sel_cp_bias : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t aupll_icp_5u : 2; /* [ 5: 4], r/w, 0x0 */ + uint32_t aupll_icp_1u : 2; /* [ 7: 6], r/w, 0x1 */ + uint32_t aupll_int_frac_sw : 1; /* [ 8], r/w, 0x1 */ + uint32_t aupll_cp_startup_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t aupll_cp_opamp_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg2; + + /* 0x75C : audio_pll_cfg3 */ + union { + struct { + uint32_t aupll_c4_en : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t aupll_r4 : 2; /* [ 5: 4], r/w, 0x2 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t aupll_r4_short : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_11 : 3; /* [11: 9], rsvd, 0x0 */ + uint32_t aupll_c3 : 2; /* [13:12], r/w, 0x2 */ + uint32_t aupll_cz : 2; /* [15:14], r/w, 0x2 */ + uint32_t aupll_rz : 3; /* [18:16], r/w, 0x5 */ + uint32_t reserved_19_31 : 13; /* [31:19], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg3; + + /* 0x760 : audio_pll_cfg4 */ + union { + struct { + uint32_t aupll_sel_sample_clk : 2; /* [ 1: 0], r/w, 0x1 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t aupll_sel_fb_clk : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t aupll_sdmclk_sel : 1; /* [ 8], r/w, 0x1 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg4; + + /* 0x764 : audio_pll_cfg5 */ + union { + struct { + uint32_t aupll_vco_speed : 3; /* [ 2: 0], r/w, 0x3 */ + uint32_t reserved_3_31 : 29; /* [31: 3], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg5; + + /* 0x768 : audio_pll_cfg6 */ + union { + struct { + uint32_t aupll_sdmin : 19; /* [18: 0], r/w, 0x161e5 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t aupll_sdm_bypass : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg6; + + /* 0x76C : audio_pll_cfg7 */ + union { + struct { + uint32_t aupll_sdm_order_sel : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_15 : 15; /* [15: 1], rsvd, 0x0 */ + uint32_t aupll_sdm_sig_dith_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_31 : 14; /* [31:18], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg7; + + /* 0x770 : audio_pll_cfg8 */ + union { + struct { + uint32_t aupll_en_div1 : 1; /* [ 0], r/w, 0x0 */ + uint32_t aupll_en_div2 : 1; /* [ 1], r/w, 0x0 */ + uint32_t aupll_en_div2p5 : 1; /* [ 2], r/w, 0x0 */ + uint32_t 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/* [ 23], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_10 : 1; /* [ 24], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_6 : 1; /* [ 25], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_5 : 1; /* [ 26], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_4 : 1; /* [ 27], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_3 : 1; /* [ 28], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_2p5 : 1; /* [ 29], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_2 : 1; /* [ 30], r/w, 0x0 */ + uint32_t aupll_dl_ctrl_1 : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } audio_pll_cfg11; + + /* 0x780 reserved */ + uint8_t RESERVED0x780[80]; + + /* 0x7D0 : cpu_pll_cfg0 */ + union { + struct { + uint32_t cpupll_sdm_rstb : 1; /* [ 0], r/w, 0x1 */ + uint32_t cpupll_postdiv_rstb : 1; /* [ 1], r/w, 0x1 */ + uint32_t cpupll_fbdv_rstb : 1; /* [ 2], r/w, 0x1 */ + uint32_t cpupll_refdiv_rstb : 1; /* [ 3], r/w, 0x1 */ + uint32_t pu_cpupll_postdiv : 1; /* [ 4], r/w, 0x0 */ + uint32_t pu_cpupll_fbdv : 1; /* [ 5], r/w, 0x1 */ + uint32_t pu_cpupll_clamp_op : 1; /* [ 6], r/w, 0x1 */ + uint32_t pu_cpupll_pfd : 1; /* [ 7], r/w, 0x1 */ + uint32_t pu_cpupll_cp : 1; /* [ 8], r/w, 0x1 */ + uint32_t pu_cpupll_sfreg : 1; /* [ 9], r/w, 0x0 */ + uint32_t pu_cpupll : 1; /* [ 10], r/w, 0x0 */ + uint32_t pu_cpupll_clktree : 1; /* [ 11], r/w, 0x1 */ + uint32_t reserved_12_31 : 20; /* [31:12], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cpu_pll_cfg0; + + /* 0x7D4 : cpu_pll_cfg1 */ + union { + struct { + uint32_t cpupll_postdiv : 7; /* [ 6: 0], r/w, 0x18 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t cpupll_refdiv_ratio : 4; /* [11: 8], r/w, 0x4 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t cpupll_refclk_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t cpupll_vg11_sel : 2; /* [21:20], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t cpupll_vg13_sel : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __CKS_REG_H__ +#define __CKS_REG_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define CKS_CONFIG_OFFSET (0x0)/* cks_config */ +#define CKS_DATA_IN_OFFSET (0x4)/* data_in */ +#define CKS_OUT_OFFSET (0x8)/* cks_out */ + +/* Register Bitfield definitions *****************************************************/ + +/* 0x0 : cks_config */ +#define CKS_CR_CKS_CLR (1<<0U) +#define CKS_CR_CKS_BYTE_SWAP (1<<1U) + +/* 0x4 : data_in */ +#define CKS_DATA_IN_SHIFT (0U) +#define CKS_DATA_IN_MASK (0xff<
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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_DAC_H__ +#define __HARDWARE_DAC_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +/* gpip base */ +#define GPIP_GPDAC_CONFIG_OFFSET (0x40) /* gpdac_config */ +#define GPIP_GPDAC_DMA_CONFIG_OFFSET (0x44) /* gpdac_dma_config */ +#define GPIP_GPDAC_DMA_WDATA_OFFSET (0x48) /* gpdac_dma_wdata */ +#define GPIP_GPDAC_TX_FIFO_STATUS_OFFSET (0x4C) /* gpdac_tx_fifo_status */ +/* glb base */ +#define GLB_GPDAC_CTRL_OFFSET (0x120) /* gpdac_ctrl */ +#define GLB_GPDAC_ACTRL_OFFSET (0x124) /* gpdac_actrl */ +#define GLB_GPDAC_BCTRL_OFFSET (0x128) /* gpdac_bctrl */ +#define GLB_GPDAC_DATA_OFFSET (0x12C) /* gpdac_data */ +/* Register Bitfield definitions *****************************************************/ + +/* 0x40 : gpdac_config */ +#define GPIP_GPDAC_EN (1 << 0U) +#define GPIP_GPDAC_MODE_SHIFT (8U) +#define GPIP_GPDAC_MODE_MASK (0x7 << GPIP_GPDAC_MODE_SHIFT) +#define GPIP_GPDAC_CH_A_SEL_SHIFT (16U) +#define GPIP_GPDAC_CH_A_SEL_MASK (0xf << GPIP_GPDAC_CH_A_SEL_SHIFT) +#define GPIP_GPDAC_CH_B_SEL_SHIFT (20U) +#define GPIP_GPDAC_CH_B_SEL_MASK (0xf << GPIP_GPDAC_CH_B_SEL_SHIFT) + +/* 0x44 : gpdac_dma_config */ +#define GPIP_GPDAC_DMA_TX_EN (1 << 0U) +#define GPIP_GPDAC_DMA_INV_MSB (1 << 1U) +#define GPIP_GPDAC_DMA_FORMAT_SHIFT (4U) +#define GPIP_GPDAC_DMA_FORMAT_MASK (0x3 << GPIP_GPDAC_DMA_FORMAT_SHIFT) + +/* 0x48 : gpdac_dma_wdata */ +#define GPIP_GPDAC_DMA_WDATA_SHIFT (0U) +#define GPIP_GPDAC_DMA_WDATA_MASK (0xffffffff << GPIP_GPDAC_DMA_WDATA_SHIFT) + +/* 0x4C : gpdac_tx_fifo_status */ +#define GPIP_TX_FIFO_EMPTY (1 << 0U) +#define GPIP_TX_FIFO_FULL (1 << 1U) +#define GPIP_TX_CS_SHIFT (2U) +#define GPIP_TX_CS_MASK (0x3 << GPIP_TX_CS_SHIFT) +#define GPIP_TXFIFORDPTR_SHIFT (4U) +#define GPIP_TXFIFORDPTR_MASK (0x7 << GPIP_TXFIFORDPTR_SHIFT) +#define GPIP_TXFIFOWRPTR_SHIFT (8U) +#define GPIP_TXFIFOWRPTR_MASK (0x3 << GPIP_TXFIFOWRPTR_SHIFT) + +/* 0x308 : gpdac_ctrl */ +#define GLB_GPDACA_RSTN_ANA (1 << 0U) +#define GLB_GPDACB_RSTN_ANA (1 << 1U) +#define GLB_GPDAC_TEST_EN (1 << 7U) +#define GLB_GPDAC_REF_SEL (1 << 8U) +#define GLB_GPDAC_TEST_SEL_SHIFT (9U) +#define GLB_GPDAC_TEST_SEL_MASK (0x7 << GLB_GPDAC_TEST_SEL_SHIFT) +#define GLB_GPDAC_ANA_CLK_SEL (1 << 12U) +#define GLB_GPDAC_DAT_CHA_SEL (1 << 13U) +#define GLB_GPDAC_DAT_CHB_SEL (1 << 14U) +#define GLB_GPDAC_RESERVED_SHIFT (24U) +#define GLB_GPDAC_RESERVED_MASK (0xff << GLB_GPDAC_RESERVED_SHIFT) + +/* 0x30C : gpdac_actrl */ +#define GLB_GPDAC_A_EN (1 << 0U) +#define GLB_GPDAC_IOA_EN (1 << 1U) +#define GLB_GPDAC_A_RNG_SHIFT (18U) +#define GLB_GPDAC_A_RNG_MASK (0x3 << GLB_GPDAC_A_RNG_SHIFT) +#define GLB_GPDAC_A_OUTMUX_SHIFT (20U) +#define GLB_GPDAC_A_OUTMUX_MASK (0x7 << GLB_GPDAC_A_OUTMUX_SHIFT) + +/* 0x310 : gpdac_bctrl */ +#define GLB_GPDAC_B_EN (1 << 0U) +#define GLB_GPDAC_IOB_EN (1 << 1U) +#define GLB_GPDAC_B_RNG_SHIFT (18U) +#define GLB_GPDAC_B_RNG_MASK (0x3 << GLB_GPDAC_B_RNG_SHIFT) +#define GLB_GPDAC_B_OUTMUX_SHIFT (20U) +#define GLB_GPDAC_B_OUTMUX_MASK (0x7 << GLB_GPDAC_B_OUTMUX_SHIFT) + +/* 0x314 : gpdac_data */ +#define GLB_GPDAC_B_DATA_SHIFT (0U) +#define GLB_GPDAC_B_DATA_MASK (0x3ff << GLB_GPDAC_B_DATA_SHIFT) +#define GLB_GPDAC_A_DATA_SHIFT (16U) +#define GLB_GPDAC_A_DATA_MASK (0x3ff << GLB_GPDAC_A_DATA_SHIFT) + +#endif /* __HARDWARE_DAC_H__ */ diff --git a/include/bl808/dma_reg.h b/include/bl808/dma_reg.h new file mode 100644 index 00000000000..52efc3700b6 --- /dev/null +++ b/include/bl808/dma_reg.h @@ -0,0 +1,173 @@ +/** + ****************************************************************************** + * @file dma_reg.h + * @version V1.0 + * @date 2022-06-20 + * @brief This file is the description of.IP register + ****************************************************************************** + * @attention + * + *

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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_DMA_H__ +#define __HARDWARE_DMA_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define DMA_INTSTATUS_OFFSET (0x0) /* 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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r/w, 0x0 */ + uint32_t reserved_12_31 : 20; /* [31:12], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } axi2dvp_setting; + + /* 0x24 : axi2dvp_start_addr_by */ + union { + struct { + uint32_t cr_axi_addr_start_by : 32; /* [31: 0], r/w, 0x0 */ + } BF; + uint32_t WORD; + } axi2dvp_start_addr_by; + + /* 0x28 : axi2dvp_burst_cnt */ + union { + struct { + uint32_t cr_axi_frame_bc : 32; /* [31: 0], r/w, 0x0 */ + } BF; + uint32_t WORD; + } axi2dvp_burst_cnt; + + /* 0x2C : axi2dvp_status */ + union { + struct { + uint32_t st_axi_fifo_cnt_by : 7; /* [ 6: 0], r, 0x0 */ + uint32_t st_axi_drain_error_by : 1; /* [ 7], r, 0x0 */ + uint32_t st_axi_state_idle_by : 1; /* [ 8], r, 0x0 */ + uint32_t st_axi_state_func_by : 1; /* [ 9], r, 0x0 */ + uint32_t st_axi_state_flsh_by : 1; /* [ 10], r, 0x0 */ + uint32_t reserved_11_15 : 5; /* [15:11], rsvd, 0x0 */ + uint32_t st_axi_fifo_cnt_uv : 7; /* [22:16], r, 0x0 */ + uint32_t st_axi_drain_error_uv : 1; /* [ 23], r, 0x0 */ + uint32_t st_axi_state_idle_uv : 1; /* [ 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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uint32_t WORD; + } core_cfg21; + + /* 0x68 : core_cfg22 */ + union { + struct { + uint32_t reg_e902_int_en0 : 32; /* [31: 0], r/w, 0xffffffff */ + } BF; + uint32_t WORD; + } core_cfg22; + + /* 0x6C : core_cfg23 */ + union { + struct { + uint32_t reg_e902_int_en1 : 32; /* [31: 0], r/w, 0xffffffff */ + } BF; + uint32_t WORD; + } core_cfg23; + + /* 0x70 : core_cfg24 */ + union { + struct { + uint32_t sts_e902_int_bus_0 : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } core_cfg24; + + /* 0x74 : core_cfg25 */ + union { + struct { + uint32_t sts_e902_int_bus_1 : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } core_cfg25; + + /* 0x78 reserved */ + uint8_t RESERVED0x78[24]; + + /* 0x90 : sys_cfg0 */ + union { + struct { + uint32_t reg_pll_en : 1; /* [ 0], r/w, 0x1 */ + uint32_t reg_fclk_en : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_hclk_en : 1; /* [ 2], r/w, 0x1 */ + uint32_t reg_bclk_en : 1; /* [ 3], r/w, 0x1 */ + uint32_t reserved_4_5 : 2; /* [ 5: 4], rsvd, 0x0 */ + uint32_t hbn_root_clk_sel : 2; /* [ 7: 6], r, 0x0 */ + uint32_t reg_hclk_div : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_bclk_div : 8; /* [23:16], r/w, 0x0 */ + uint32_t reserved_24_31 : 8; /* [31:24], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sys_cfg0; + + /* 0x94 : sys_cfg1 */ + union { + struct { + uint32_t reg_bclk_div_act_pulse : 1; /* [ 0], w1p, 0x0 */ + uint32_t reg_bclk_div_bypass : 1; /* [ 1], r/w, 0x0 */ + uint32_t sts_bclk_prot_done : 1; /* [ 2], r, 0x1 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t reg_bclk_sw_done_cnt : 4; /* [ 7: 4], r/w, 0x5 */ + uint32_t reserved_8_15 : 8; /* [15: 8], rsvd, 0x0 */ + uint32_t reg_pico_clk_div_act_pulse : 1; /* [ 16], w1p, 0x0 */ + uint32_t reg_pico_clk_div_bypass : 1; /* [ 17], r/w, 0x0 */ + uint32_t sts_pico_clk_prot_done : 1; /* [ 18], r, 0x1 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t reg_pico_clk_sw_done_cnt : 4; /* [23:20], r/w, 0x5 */ + uint32_t fclk_sw_state : 3; /* [26:24], r, 0x0 */ + uint32_t reserved_27_31 : 5; /* [31:27], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sys_cfg1; + + /* 0x98 reserved */ + uint8_t RESERVED0x98[8]; + + /* 0xA0 : bus_cfg0 */ + union { + struct { + uint32_t rg_apb2_pck_force : 16; /* [15: 0], r/w, 0xffff */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } bus_cfg0; + + /* 0xa4 reserved */ + uint8_t RESERVED0xa4[60]; + + /* 0xE0 : emi_cfg0 */ + union { + struct { + uint32_t reserved_0_8 : 9; /* [ 8: 0], rsvd, 0x0 */ + uint32_t reg_emi_clk_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t reserved_10_13 : 4; /* [13:10], rsvd, 0x0 */ + uint32_t reg_emi_clk_sel : 3; /* [16:14], r/w, 0x0 */ + uint32_t reserved_17_21 : 5; /* [21:17], rsvd, 0x0 */ + uint32_t reg_emi_clk_div : 2; /* [23:22], r/w, 0x0 */ + uint32_t reserved_24_31 : 8; /* [31:24], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } emi_cfg0; + + /* 0xe4 reserved */ + uint8_t RESERVED0xe4[12]; + + /* 0xF0 : rtc_cfg0 */ + union { + struct { + uint32_t cpu_rtc_div : 17; /* [16: 0], r/w, 0x10 */ + uint32_t reserved_17 : 1; /* [ 17], rsvd, 0x0 */ + uint32_t cpu_rtc_en : 1; /* [ 18], r/w, 0x0 */ + uint32_t cpu_rtc_sel : 1; /* [ 19], r/w, 0x1 */ + uint32_t reserved_20_31 : 12; /* [31:20], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } rtc_cfg0; + + /* 0xf4 reserved */ + uint8_t RESERVED0xf4[28]; + + /* 0x110 : adc_cfg0 */ + union { + struct { + uint32_t gpadc_32m_clk_div : 6; /* [ 5: 0], r/w, 0x2 */ + uint32_t reserved_6 : 1; /* [ 6], rsvd, 0x0 */ + uint32_t gpadc_32m_clk_sel : 1; /* [ 7], r/w, 0x0 */ + uint32_t gpadc_32m_div_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } adc_cfg0; + + /* 0x114 reserved */ + uint8_t RESERVED0x114[12]; + + /* 0x120 : dac_cfg0 */ + union { + struct { + uint32_t gpdaca_rstn_ana : 1; /* [ 0], r/w, 0x1 */ + uint32_t gpdacb_rstn_ana : 1; /* [ 1], r/w, 0x1 */ + uint32_t reserved_2_6 : 5; /* [ 6: 2], rsvd, 0x0 */ + uint32_t gpdac_test_en : 1; /* [ 7], r/w, 0x0 */ + uint32_t gpdac_ref_sel : 1; /* [ 8], r/w, 0x0 */ + uint32_t gpdac_test_sel : 3; /* [11: 9], r/w, 0x0 */ + uint32_t reserved_12_23 : 12; /* [23:12], rsvd, 0x0 */ + uint32_t gpdac_reserved : 8; /* [31:24], r/w, 0xf */ + } BF; + uint32_t WORD; + } dac_cfg0; + + /* 0x124 : dac_cfg1 */ + union { + struct { + uint32_t gpdac_a_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t gpdac_ioa_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_17 : 16; /* [17: 2], rsvd, 0x0 */ + uint32_t gpdac_a_rng : 2; /* [19:18], r/w, 0x3 */ + uint32_t gpdac_a_outmux : 3; /* [22:20], r/w, 0x0 */ + uint32_t reserved_23_31 : 9; /* [31:23], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dac_cfg1; + + /* 0x128 : dac_cfg2 */ + union { + struct { + uint32_t gpdac_b_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t gpdac_iob_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_17 : 16; /* [17: 2], rsvd, 0x0 */ + uint32_t gpdac_b_rng : 2; /* [19:18], r/w, 0x3 */ + uint32_t gpdac_b_outmux : 3; /* [22:20], r/w, 0x0 */ + uint32_t reserved_23_31 : 9; /* [31:23], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dac_cfg2; + + /* 0x12C : dac_cfg3 */ + union { + struct { + uint32_t gpdac_b_data : 10; /* [ 9: 0], r/w, 0x0 */ + uint32_t reserved_10_15 : 6; /* [15:10], rsvd, 0x0 */ + uint32_t gpdac_a_data : 10; /* [25:16], r/w, 0x0 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dac_cfg3; + + /* 0x130 : dma_cfg0 */ + union { + struct { + uint32_t reserved_0_23 : 24; /* [23: 0], rsvd, 0x0 */ + uint32_t dma_clk_en : 8; /* [31:24], r/w, 0xff */ + } BF; + uint32_t WORD; + } dma_cfg0; + + /* 0x134 : dma_cfg1 */ + union { + struct { + uint32_t reserved_0_23 : 24; /* [23: 0], rsvd, 0x0 */ + uint32_t dma2_clk_en : 8; /* [31:24], r/w, 0xff */ + } BF; + uint32_t WORD; + } dma_cfg1; + + /* 0x138 : dma_cfg2 */ + union { + struct { + uint32_t reg_dma_cn_sel : 32; /* [31: 0], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dma_cfg2; + + /* 0x13c reserved */ + uint8_t RESERVED0x13c[4]; + + /* 0x140 : ir_cfg0 */ + union { + struct { + uint32_t reserved_0_15 : 16; /* [15: 0], rsvd, 0x0 */ + uint32_t ir_clk_div : 6; /* [21:16], r/w, 0xf */ + uint32_t reserved_22 : 1; /* [ 22], rsvd, 0x0 */ + uint32_t ir_clk_en : 1; /* [ 23], r/w, 0x1 */ + uint32_t reserved_24_31 : 8; /* [31:24], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ir_cfg0; + + /* 0x144 : ir_cfg1 */ + union { + struct { + uint32_t led_din_reg : 1; /* [ 0], r/w, 0x0 */ + uint32_t led_din_sel : 1; /* [ 1], r/w, 0x0 */ + uint32_t led_din_polarity_sel : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t leddrv_ibias : 4; /* [ 7: 4], r/w, 0x8 */ + uint32_t ir_rx_gpio_sel : 4; /* [11: 8], r/w, 0x0 */ + uint32_t reserved_12_30 : 19; /* [30:12], rsvd, 0x0 */ + uint32_t pu_leddrv : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } ir_cfg1; + + /* 0x148 reserved */ + uint8_t RESERVED0x148[8]; + + /* 0x150 : uart_cfg0 */ + union { + struct { + uint32_t uart_clk_div : 3; /* [ 2: 0], r/w, 0x7 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t uart_clk_en : 1; /* [ 4], r/w, 0x1 */ + uint32_t reserved_5_6 : 2; /* [ 6: 5], rsvd, 0x0 */ + uint32_t hbn_uart_clk_sel : 1; /* [ 7], r, 0x0 */ + uint32_t reserved_8_21 : 14; /* [21: 8], rsvd, 0x0 */ + uint32_t hbn_uart_clk_sel2 : 1; /* [ 22], r, 0x0 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t uart2_io_sel : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uart_cfg0; + + /* 0x154 : uart_cfg1 */ + union { + struct { + uint32_t uart_sig_0_sel : 4; /* [ 3: 0], r/w, 0x0 */ + uint32_t uart_sig_1_sel : 4; /* [ 7: 4], r/w, 0x1 */ + uint32_t uart_sig_2_sel : 4; /* [11: 8], r/w, 0x2 */ + uint32_t uart_sig_3_sel : 4; /* [15:12], r/w, 0x3 */ + uint32_t uart_sig_4_sel : 4; /* [19:16], r/w, 0x4 */ + uint32_t uart_sig_5_sel : 4; /* [23:20], r/w, 0x5 */ + uint32_t uart_sig_6_sel : 4; /* [27:24], r/w, 0x6 */ + uint32_t uart_sig_7_sel : 4; /* [31:28], r/w, 0x7 */ + } BF; + uint32_t WORD; + } uart_cfg1; + + /* 0x158 : uart_cfg2 */ + union { + struct { + uint32_t uart_sig_8_sel : 4; /* [ 3: 0], r/w, 0x8 */ + uint32_t uart_sig_9_sel : 4; /* [ 7: 4], r/w, 0x9 */ + uint32_t uart_sig_10_sel : 4; /* [11: 8], r/w, 0xa */ + uint32_t uart_sig_11_sel : 4; /* [15:12], r/w, 0xb */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uart_cfg2; + + /* 0x15c reserved */ + uint8_t RESERVED0x15c[20]; + + /* 0x170 : sf_cfg0 */ + union { + struct { + uint32_t reserved_0_7 : 8; /* [ 7: 0], rsvd, 0x0 */ + uint32_t sf_clk_div : 3; /* [10: 8], r/w, 0x3 */ + uint32_t sf_clk_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t sf_clk_sel : 2; /* [13:12], r/w, 0x2 */ + uint32_t sf_clk_sel2 : 2; /* [15:14], r/w, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_cfg0; + + /* 0x174 reserved */ + uint8_t RESERVED0x174[12]; + + /* 0x180 : i2c_cfg0 */ + union { + struct { + uint32_t reserved_0_15 : 16; /* [15: 0], rsvd, 0x0 */ + uint32_t i2c_clk_div : 8; /* [23:16], r/w, 0xff */ + uint32_t i2c_clk_en : 1; /* [ 24], r/w, 0x1 */ + uint32_t i2c_clk_sel : 1; /* [ 25], r/w, 0x0 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } i2c_cfg0; + + /* 0x184 reserved */ + uint8_t RESERVED0x184[12]; + + /* 0x190 : i2s_cfg0 */ + union { + struct { + uint32_t reg_i2s_ref_clk_div : 6; /* [ 5: 0], r/w, 0x1 */ + uint32_t reg_i2s_di_ref_clk_sel : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg_i2s_ref_clk_en : 1; /* [ 7], r/w, 0x1 */ + uint32_t reg_i2s_do_ref_clk_sel : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } i2s_cfg0; + + /* 0x194 reserved */ + uint8_t RESERVED0x194[28]; + + /* 0x1B0 : spi_cfg0 */ + union { + struct { + uint32_t spi_clk_div : 5; /* [ 4: 0], r/w, 0x3 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t spi_clk_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t spi_clk_sel : 1; /* [ 9], r/w, 0x0 */ + uint32_t reserved_10_15 : 6; /* [15:10], rsvd, 0x0 */ + uint32_t spi_swap_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reserved_20_31 : 12; /* [31:20], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } spi_cfg0; + + /* 0x1b4 reserved */ + uint8_t RESERVED0x1b4[12]; + + /* 0x1C0 : qdec_cfg0 */ + union { + struct { + uint32_t reserved_0_31 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } qdec_cfg0; + + /* 0x1c4 reserved */ + uint8_t RESERVED0x1c4[12]; + + /* 0x1D0 : pwm_cfg0 */ + union { + struct { + uint32_t reg_pwm1_io_sel : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_pwm2_io_sel : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_31 : 30; /* [31: 2], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } pwm_cfg0; + + /* 0x1d4 reserved */ + uint8_t RESERVED0x1d4[12]; + + /* 0x1E0 : pdm_cfg0 */ + union { + struct { + uint32_t reg_pdm_io_sel : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_31 : 31; /* [31: 1], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } pdm_cfg0; + + /* 0x1e4 reserved */ + uint8_t RESERVED0x1e4[108]; + + /* 0x250 : dig_clk_cfg0 */ + union { + struct { + uint32_t dig_32k_div : 11; /* [10: 0], r/w, 0x3e8 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t dig_32k_en : 1; /* [ 12], r/w, 0x1 */ + uint32_t dig_32k_comp : 1; /* [ 13], r/w, 0x0 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t dig_512k_div : 7; /* [22:16], r/w, 0x3e */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t dig_512k_en : 1; /* [ 24], r/w, 0x1 */ + uint32_t dig_512k_comp : 1; /* [ 25], r/w, 0x1 */ + uint32_t reserved_26_27 : 2; /* [27:26], rsvd, 0x0 */ + uint32_t dig_clk_src_sel : 2; /* [29:28], r/w, 0x0 */ + uint32_t reserved_30 : 1; /* [ 30], rsvd, 0x0 */ + uint32_t reg_en_platform_wakeup : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dig_clk_cfg0; + + /* 0x254 : dig_clk_cfg1 */ + union { + struct { + uint32_t reg_mm_muxpll_160m_sel : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_mm_muxpll_240m_sel : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg_mm_muxpll_320m_sel : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3_7 : 5; /* [ 7: 3], rsvd, 0x0 */ + uint32_t reg_top_muxpll_80m_sel : 2; /* [ 9: 8], r/w, 0x0 */ + uint32_t reg_top_muxpll_160m_sel : 2; /* [11:10], r/w, 0x0 */ + uint32_t reserved_12_31 : 20; /* [31:12], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dig_clk_cfg1; + + /* 0x258 : dig_clk_cfg2 */ + union { + struct { + uint32_t chip_clk_out_0_sel : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t chip_clk_out_1_sel : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t chip_clk_out_2_sel : 2; /* [ 5: 4], r/w, 0x0 */ + uint32_t chip_clk_out_3_sel : 2; /* [ 7: 6], r/w, 0x0 */ + uint32_t chip_clk_out_0_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t chip_clk_out_1_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t chip_clk_out_2_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t chip_clk_out_3_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t gpio_tmr_clk_sel : 2; /* [13:12], r/w, 0x0 */ + uint32_t gpio_mm_tmr_clk_sel : 2; /* [15:14], r/w, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dig_clk_cfg2; + + /* 0x25C : dig_clk_cfg3 */ + union { + struct { + uint32_t dsi_txclkesc_sel : 1; /* [ 0], r/w, 0x0 */ + uint32_t csi_txclkesc_sel : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_31 : 30; /* [31: 2], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dig_clk_cfg3; + + /* 0x260 : rf_cfg0 */ + union { + struct { + uint32_t reserved_0_8 : 9; /* [ 8: 0], rsvd, 0x0 */ + uint32_t cfg_inv_rf2_test_clk_o : 1; /* [ 9], r/w, 0x1 */ + uint32_t reserved_10_31 : 22; /* [31:10], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } rf_cfg0; + + /* 0x264 reserved */ + uint8_t RESERVED0x264[124]; + + /* 0x2E0 : dbg_cfg0 */ + union { + struct { + uint32_t reg_dbg_ll_ctrl : 30; /* [29: 0], r/w, 0x0 */ + uint32_t reg_dbg_ll_sel : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dbg_cfg0; + + /* 0x2E4 : dbg_cfg1 */ + union { + struct { + uint32_t reg_dbg_lh_ctrl : 30; /* [29: 0], r/w, 0x0 */ + uint32_t reg_dbg_lh_sel : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dbg_cfg1; + + /* 0x2E8 : dbg_cfg2 */ + union { + struct { + uint32_t reg_dbg_hl_ctrl : 30; /* [29: 0], r/w, 0x0 */ + uint32_t reg_dbg_hl_sel : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dbg_cfg2; + + /* 0x2EC : dbg_cfg3 */ + union { + struct { + uint32_t reg_dbg_hh_ctrl : 30; /* [29: 0], r/w, 0x0 */ + uint32_t reg_dbg_hh_sel : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } dbg_cfg3; + + /* 0x2F0 : dbg_cfg4 */ + union { + struct { + uint32_t debug_oe : 1; /* [ 0], r/w, 0x0 */ + uint32_t debug_i : 31; /* [31: 1], r, 0x0 */ + } BF; + uint32_t WORD; + } dbg_cfg4; + + /* 0x2f4 reserved */ + uint8_t RESERVED0x2f4[12]; + + /* 0x300 : mbist_cfg0 */ + union { + struct { + uint32_t mbist_mode : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_31 : 31; /* [31: 1], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mbist_cfg0; + + /* 0x304 reserved */ + uint8_t RESERVED0x304[28]; + + /* 0x320 : bmx_cfg0 */ + union { + struct { + uint32_t reg_bmx_timeout_en : 5; /* [ 4: 0], r/w, 0x0 */ + uint32_t reg_bmx_arb_mode : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_bmx_timeout_clr : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg_h_wthre_hw2ext : 2; /* [ 8: 7], r/w, 0x0 */ + uint32_t bmx_busy_option_dis : 1; /* [ 9], r/w, 0x0 */ + uint32_t bmx_gating_dis : 1; /* [ 10], r/w, 0x0 */ + uint32_t sts_bmx_timeout_sts : 5; /* [15:11], r, 0x0 */ + uint32_t pds_apb_cfg : 8; /* [23:16], r/w, 0x0 */ + uint32_t hbn_apb_cfg : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg0; + + /* 0x324 : bmx_cfg1 */ + union { + struct { + uint32_t reg_bmx_berr_int_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_mcu_berr_int_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_15 : 14; /* [15: 2], rsvd, 0x0 */ + uint32_t reg_bmx_qos_cpu : 1; /* [ 16], r/w, 0x0 */ + uint32_t reg_bmx_qos_sdu : 1; /* [ 17], r/w, 0x0 */ + uint32_t reg_bmx_qos_sec0 : 1; /* [ 18], r/w, 0x0 */ + uint32_t reg_bmx_qos_sec1 : 1; /* [ 19], r/w, 0x0 */ + uint32_t reg_bmx_qos_sec2 : 1; /* [ 20], r/w, 0x0 */ + uint32_t reg_bmx_qos_dma : 1; /* [ 21], r/w, 0x0 */ + uint32_t reg_bmx_qos_cci : 1; /* [ 22], r/w, 0x0 */ + uint32_t reg_bmx_qos_pldma : 1; /* [ 23], r/w, 0x0 */ + uint32_t reg_bmx_qos_blem : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_bmx_qos_emacA : 1; /* [ 25], r/w, 0x0 */ + uint32_t reg_bmx_qos_dma2 : 1; /* [ 26], r/w, 0x0 */ + uint32_t reg_bmx_qos_sdhm : 1; /* [ 27], r/w, 0x0 */ + uint32_t bmx_dbg_sel : 4; /* [31:28], r/w, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg1; + + /* 0x328 : bmx_cfg2 */ + union { + struct { + uint32_t reg_bmx_berr_en : 14; /* [13: 0], r/w, 0x3fff */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t reg_mcu_berr_en : 1; /* [ 16], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg2; + + /* 0x32C : bmx_cfg3 */ + union { + struct { + uint32_t reg_bmx_berr_clr : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_bmx_berr_last : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t reg_mcu_berr_clr : 1; /* [ 8], r/w, 0x0 */ + uint32_t reg_mcu_berr_last : 1; /* [ 9], r/w, 0x0 */ + uint32_t reserved_10_15 : 6; /* [15:10], rsvd, 0x0 */ + uint32_t sts_bmx_berr : 1; /* [ 16], r, 0x0 */ + uint32_t sts_mcu_berr : 1; /* [ 17], r, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t sts_bmx_berr_write : 1; /* [ 24], r, 0x0 */ + uint32_t sts_mcu_berr_write : 1; /* [ 25], r, 0x0 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg3; + + /* 0x330 : bmx_cfg4 */ + union { + struct { + uint32_t sts_bmx_berr_src : 14; /* [13: 0], r, 0x0 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t sts_mcu_berr_src : 1; /* [ 16], r, 0x0 */ + uint32_t reserved_17_23 : 7; /* [23:17], rsvd, 0x0 */ + uint32_t sts_mcu_berr_id : 8; /* [31:24], r, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg4; + + /* 0x334 : bmx_cfg5 */ + union { + struct { + uint32_t sts_bmx_berr_addr : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg5; + + /* 0x338 : bmx_cfg6 */ + union { + struct { + uint32_t sts_mcu_berr_addr : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } bmx_cfg6; + + /* 0x33c reserved */ + uint8_t RESERVED0x33c[4]; + + /* 0x340 : audio_cfg0 */ + union { + struct { + uint32_t reg_audio_pdm_clk_div : 6; /* [ 5: 0], r/w, 0x3 */ + uint32_t reserved_6 : 1; /* [ 6], rsvd, 0x0 */ + uint32_t reg_audio_pdm_clk_en : 1; /* [ 7], r/w, 0x1 */ + uint32_t reg_audio_adc_clk_div : 6; /* [13: 8], r/w, 0x3 */ + uint32_t reserved_14 : 1; /* [ 14], rsvd, 0x0 */ + uint32_t reg_audio_adc_clk_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t reg_audio_dac_clk_div : 6; /* [21:16], r/w, 0x3 */ + uint32_t reserved_22 : 1; /* [ 22], rsvd, 0x0 */ + uint32_t reg_audio_dac_clk_en : 1; /* [ 23], r/w, 0x1 */ + uint32_t reserved_24_30 : 7; /* [30:24], rsvd, 0x0 */ + uint32_t reg_audio_auto_div_en : 1; /* [ 31], r/w, 0x1 */ + } BF; + uint32_t WORD; + } audio_cfg0; + + /* 0x344 : audio_cfg1 */ + union { + struct { + uint32_t reg_padc_clk_div : 10; /* [ 9: 0], r/w, 0x60 */ + uint32_t reg_padc_clk_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } audio_cfg1; + + /* 0x348 reserved */ + uint8_t RESERVED0x348[72]; + + /* 0x390 : eth_cfg0 */ + union { + struct { + uint32_t reserved_0_4 : 5; /* [ 4: 0], rsvd, 0x0 */ + uint32_t cfg_sel_eth_ref_clk_o : 1; /* [ 5], r/w, 0x0 */ + uint32_t cfg_inv_eth_ref_clk_o : 1; /* [ 6], r/w, 0x1 */ + uint32_t cfg_inv_eth_tx_clk : 1; /* [ 7], r/w, 0x1 */ + uint32_t reserved_8_9 : 2; /* [ 9: 8], rsvd, 0x0 */ + uint32_t cfg_inv_eth_rx_clk : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } eth_cfg0; + + /* 0x394 reserved */ + uint8_t RESERVED0x394[140]; + + /* 0x420 : cam_cfg0 */ + union { + struct { + uint32_t reserved_0_26 : 27; /* [26: 0], rsvd, 0x0 */ + uint32_t reg_cam_ref_clk_en : 1; /* [ 27], r/w, 0x0 */ + uint32_t reg_cam_ref_clk_src_sel : 2; /* [29:28], r/w, 0x0 */ + uint32_t reg_cam_ref_clk_div : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } cam_cfg0; + + /* 0x424 reserved */ + uint8_t RESERVED0x424[12]; + + /* 0x430 : sdh_cfg0 */ + union { + struct { + uint32_t reserved_0_8 : 9; /* [ 8: 0], rsvd, 0x0 */ + uint32_t reg_sdh_clk_div : 3; /* [11: 9], r/w, 0x0 */ + uint32_t reg_sdh_clk_sel : 1; /* [ 12], r/w, 0x0 */ + uint32_t reg_sdh_clk_en : 1; /* [ 13], r/w, 0x1 */ + uint32_t reserved_14_31 : 18; /* [31:14], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sdh_cfg0; + + /* 0x434 reserved */ + uint8_t RESERVED0x434[92]; + + /* 0x490 : tzc_cfg0 */ + union { + struct { + uint32_t reserved_0_11 : 12; /* [11: 0], rsvd, 0x0 */ + uint32_t tzc_glb_pwron_rst_lock : 1; /* [ 12], r, 0x0 */ + uint32_t tzc_glb_cpu_reset_lock : 1; /* [ 13], r, 0x0 */ + uint32_t tzc_glb_sys_reset_lock : 1; /* [ 14], r, 0x0 */ + uint32_t tzc_glb_cpu2_reset_lock : 1; /* [ 15], r, 0x0 */ + uint32_t reserved_16_20 : 5; /* [20:16], rsvd, 0x0 */ + uint32_t tzc_glb_pwr_lock : 1; /* [ 21], r, 0x0 */ + uint32_t tzc_glb_int_lock : 1; /* [ 22], r, 0x0 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t tzc_glb_cpupll_lock : 1; /* [ 24], r, 0x0 */ + uint32_t tzc_glb_misc_lock : 1; /* [ 25], r, 0x0 */ + uint32_t tzc_glb_sram_lock : 1; /* [ 26], r, 0x0 */ + uint32_t tzc_glb_swrst_lock : 1; /* [ 27], r, 0x0 */ + uint32_t tzc_glb_bmx_lock : 1; /* [ 28], r, 0x0 */ + uint32_t tzc_glb_dbg_lock : 1; /* [ 29], r, 0x0 */ + uint32_t tzc_glb_mbist_lock : 1; /* [ 30], r, 0x0 */ + uint32_t tzc_glb_clk_lock : 1; /* [ 31], r, 0x0 */ + } BF; + uint32_t WORD; + } tzc_cfg0; + + /* 0x494 reserved */ + uint8_t RESERVED0x494[124]; + + /* 0x510 : glb_parm_cfg0 */ + union { + struct { + uint32_t reg_bd_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t uart_swap_set : 4; /* [ 5: 2], r/w, 0x0 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t swap_sflash_io_3_io_0 : 1; /* [ 8], r/w, 0x1 */ + uint32_t sel_embedded_sflash : 1; /* [ 9], r/w, 0x1 */ + uint32_t reserved_10 : 1; /* [ 10], rsvd, 0x0 */ + uint32_t reg_sel_psram0_x16 : 1; /* [ 11], r/w, 0x1 */ + uint32_t reg_spi_0_master_mode : 1; /* [ 12], r/w, 0x0 */ + uint32_t reg_spi_0_swap : 1; /* [ 13], r/w, 0x0 */ + uint32_t reg_sel_dbi_type_c : 1; /* [ 14], r/w, 0x0 */ + uint32_t ant_switch_sel : 1; /* [ 15], r/w, 0x0 */ + uint32_t reserved_16 : 1; /* [ 16], rsvd, 0x0 */ + uint32_t p1_adc_test_with_cci : 1; /* [ 17], r/w, 0x0 */ + uint32_t p2_dac_test_with_cci : 1; /* [ 18], r/w, 0x0 */ + uint32_t p3_cci_use_io_2_5 : 1; /* [ 19], r/w, 0x0 */ + uint32_t p4_adc_test_with_jtag : 1; /* [ 20], r/w, 0x0 */ + uint32_t p5_dac_test_with_jtag : 1; /* [ 21], r/w, 0x0 */ + uint32_t p6_sdh_use_io_0_5 : 1; /* [ 22], r/w, 0x0 */ + uint32_t p7_jtag_use_io_2_5 : 1; /* [ 23], r/w, 0x0 */ + uint32_t reserved_24 : 1; /* [ 24], rsvd, 0x0 */ + uint32_t rf1_test_mode : 2; /* [26:25], r/w, 0x0 */ + uint32_t reg_mm_spi_master_mode : 1; /* [ 27], r/w, 0x0 */ + uint32_t reg_mm_spi_swap : 1; /* [ 28], r/w, 0x0 */ + uint32_t audio_test_mode : 1; /* [ 29], r/w, 0x0 */ + uint32_t sel_rf_audio_test : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } glb_parm_cfg0; + + /* 0x514 reserved */ + uint8_t RESERVED0x514[12]; + + /* 0x520 : debug_cfg0 */ + union { + struct { + uint32_t reserved_0_31 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } debug_cfg0; + + /* 0x524 : debug_cfg1 */ + union { + struct { + uint32_t reserved_0_19 : 20; /* [19: 0], rsvd, 0x0 */ + uint32_t debug_ndreset_gate : 1; /* [ 20], r/w, 0x0 */ + uint32_t reserved_21_31 : 11; /* [31:21], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } debug_cfg1; + + /* 0x528 reserved */ + uint8_t RESERVED0x528[8]; + + /* 0x530 : reset_sts0 */ + union { + struct { + uint32_t top_reset_recorder : 7; /* [ 6: 0], r, 0x0 */ + uint32_t clr_top_reset_recorder : 1; /* [ 7], r/w, 0x0 */ + uint32_t reserved_8_31 : 24; /* [31: 8], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } reset_sts0; + + /* 0x534 reserved */ + uint8_t RESERVED0x534[12]; + + /* 0x540 : swrst_s1_ext + swrst_s3 + swrst_s2 */ + union { + struct { + uint32_t swrst_s00 : 1; /* [ 0], r/w, 0x0 */ + uint32_t swrst_s01 : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t swrst_s20 : 1; /* [ 4], r/w, 0x0 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t swrst_s30 : 1; /* [ 8], r/w, 0x0 */ + uint32_t swrst_s31 : 1; /* [ 9], r/w, 0x0 */ + uint32_t swrst_s32 : 1; /* [ 10], r/w, 0x0 */ + uint32_t swrst_s33 : 1; /* [ 11], r/w, 0x0 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t swrst_s1_ext_emi_misc : 1; /* [ 16], r/w, 0x0 */ + uint32_t swrst_s1_ext_psram0_ctrl : 1; /* [ 17], r/w, 0x0 */ + uint32_t swrst_s1_ext_psram1_ctrl : 1; /* [ 18], r/w, 0x0 */ + uint32_t swrst_s1_ext_usb : 1; /* [ 19], r/w, 0x0 */ + uint32_t swrst_s1_ext_mix2 : 1; /* [ 20], r/w, 0x0 */ + uint32_t swrst_s1_ext_audio : 1; /* [ 21], r/w, 0x0 */ + uint32_t swrst_s1_ext_sdh : 1; /* [ 22], r/w, 0x0 */ + uint32_t swrst_s1_ext_emac : 1; /* [ 23], r/w, 0x0 */ + uint32_t swrst_s1_ext_dma2 : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } swrst_cfg0; + + /* 0x544 : swrst_s1 */ + union { + struct { + uint32_t swrst_s10 : 1; /* [ 0], r/w, 0x0 */ + uint32_t swrst_s11 : 1; /* [ 1], r/w, 0x0 */ + uint32_t swrst_s12 : 1; /* [ 2], r/w, 0x0 */ + uint32_t swrst_s13 : 1; /* [ 3], r/w, 0x0 */ + uint32_t swrst_s14 : 1; /* [ 4], r/w, 0x0 */ + uint32_t swrst_s15 : 1; /* [ 5], r/w, 0x0 */ + uint32_t swrst_s16 : 1; /* [ 6], r/w, 0x0 */ + uint32_t swrst_s17 : 1; /* [ 7], r/w, 0x0 */ + uint32_t swrst_s18 : 1; /* [ 8], r/w, 0x0 */ + uint32_t swrst_s19 : 1; /* [ 9], r/w, 0x0 */ + uint32_t swrst_s1a : 1; /* [ 10], r/w, 0x0 */ + uint32_t swrst_s1b : 1; /* [ 11], r/w, 0x0 */ + uint32_t swrst_s1c : 1; /* [ 12], r/w, 0x0 */ + uint32_t swrst_s1d : 1; /* [ 13], r/w, 0x0 */ + uint32_t swrst_s1e : 1; /* [ 14], r/w, 0x0 */ + uint32_t swrst_s1f : 1; /* [ 15], r/w, 0x0 */ + uint32_t swrst_s1a0 : 1; /* [ 16], r/w, 0x0 */ + uint32_t swrst_s1a1 : 1; /* [ 17], r/w, 0x0 */ + uint32_t swrst_s1a2 : 1; /* [ 18], r/w, 0x0 */ + uint32_t swrst_s1a3 : 1; /* [ 19], r/w, 0x0 */ + uint32_t swrst_s1a4 : 1; /* [ 20], r/w, 0x0 */ + uint32_t swrst_s1a5 : 1; /* [ 21], r/w, 0x0 */ + uint32_t swrst_s1a6 : 1; /* [ 22], r/w, 0x0 */ + uint32_t swrst_s1a7 : 1; /* [ 23], r/w, 0x0 */ + uint32_t swrst_s1a8 : 1; /* [ 24], r/w, 0x0 */ + uint32_t swrst_s1a9 : 1; /* [ 25], r/w, 0x0 */ + uint32_t swrst_s1aa : 1; /* [ 26], r/w, 0x0 */ + uint32_t swrst_s1ab : 1; /* [ 27], r/w, 0x0 */ + uint32_t swrst_s1ac : 1; /* [ 28], r/w, 0x0 */ + uint32_t swrst_s1ad : 1; /* [ 29], r/w, 0x0 */ + uint32_t swrst_s1ae : 1; /* [ 30], r/w, 0x0 */ + uint32_t swrst_s1af : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } swrst_cfg1; + + /* 0x548 : swrst_cfg2 */ + union { + struct { + uint32_t reg_ctrl_pwron_rst : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_ctrl_cpu_reset : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg_ctrl_sys_reset : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg_ctrl_pico_reset : 1; /* [ 3], r/w, 0x0 */ + uint32_t reg_ctrl_cpu2_reset : 1; /* [ 4], r/w, 0x1 */ + uint32_t reg_ctrl_chip_reset : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_wl_wdt_reset_mm_en : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg_mmwdt2wl_rst_msk : 1; /* [ 7], r/w, 0x1 */ + uint32_t reserved_8_23 : 16; /* [23: 8], rsvd, 0x0 */ + uint32_t pka_clk_sel : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_27 : 3; /* [27:25], rsvd, 0x0 */ + uint32_t reg_ctrl_reset_dummy : 4; /* [31:28], r/w, 0x0 */ + } BF; + uint32_t WORD; + } swrst_cfg2; + + /* 0x54C : Disable hreset */ + union { + struct { + uint32_t reserved_0_1 : 2; /* [ 1: 0], rsvd, 0x0 */ + uint32_t disrst_s12 : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t disrst_s14 : 1; /* [ 4], r/w, 0x0 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t disrst_s18 : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_10 : 2; /* [10: 9], rsvd, 0x0 */ + uint32_t disrst_s1b : 1; /* [ 11], r/w, 0x0 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t disrst_s1a0 : 1; /* [ 16], r/w, 0x0 */ + uint32_t disrst_s1a1 : 1; /* [ 17], r/w, 0x0 */ + uint32_t disrst_s1a2 : 1; /* [ 18], r/w, 0x0 */ + uint32_t disrst_s1a3 : 1; /* [ 19], r/w, 0x0 */ + uint32_t disrst_s1a4 : 1; /* [ 20], r/w, 0x0 */ + uint32_t disrst_s1a5 : 1; /* [ 21], r/w, 0x0 */ + uint32_t disrst_s1a6 : 1; /* [ 22], r/w, 0x0 */ + uint32_t disrst_s1a7 : 1; /* [ 23], r/w, 0x0 */ + uint32_t disrst_s1a8 : 1; /* [ 24], r/w, 0x0 */ + uint32_t disrst_s1a9 : 1; /* [ 25], r/w, 0x0 */ + uint32_t disrst_s1aa : 1; /* [ 26], r/w, 0x0 */ + uint32_t reserved_27_31 : 5; /* [31:27], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } swrst_cfg3; + + /* 0x550 reserved */ + uint8_t RESERVED0x550[48]; + + /* 0x580 : cgen_m */ + union { + struct { + uint32_t cgen_m_cpu : 1; /* [ 0], r/w, 0x1 */ + uint32_t cgen_m_sdu : 1; /* [ 1], r/w, 0x1 */ + uint32_t cgen_m_sec : 1; /* [ 2], r/w, 0x1 */ + uint32_t cgen_m_dma : 1; /* [ 3], r/w, 0x1 */ + uint32_t cgen_m_cci : 1; /* [ 4], r/w, 0x1 */ + uint32_t reserved_5_31 : 27; /* [31: 5], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cgen_cfg0; + + /* 0x584 : cgen_s1a + cgen_s1 */ + union { + struct { + uint32_t cgen_s1_rsvd0 : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t cgen_s1_gpip : 1; /* [ 2], r/w, 0x1 */ + uint32_t cgen_s1_sec_dbg : 1; /* [ 3], r/w, 0x1 */ + uint32_t cgen_s1_sec_eng : 1; /* [ 4], r/w, 0x1 */ + uint32_t cgen_s1_tz : 1; /* [ 5], r/w, 0x1 */ + uint32_t cgen_s1_rsvd6 : 1; /* [ 6], r/w, 0x1 */ + uint32_t cgen_s1_ef_ctrl : 1; /* [ 7], r/w, 0x1 */ + uint32_t cgen_s1_rsvd8 : 1; /* [ 8], r/w, 0x1 */ + uint32_t cgen_s1_rsvd9 : 1; /* [ 9], r/w, 0x1 */ + uint32_t cgen_s1_rsvd10 : 1; /* [ 10], r/w, 0x1 */ + uint32_t cgen_s1_sf_ctrl : 1; /* [ 11], r/w, 0x1 */ + uint32_t cgen_s1_dma : 1; /* [ 12], r/w, 0x0 */ + uint32_t cgen_s1_rsvd13 : 1; /* [ 13], r/w, 0x0 */ + uint32_t cgen_s1_rsvd14 : 1; /* [ 14], r/w, 0x1 */ + uint32_t cgen_s1_rsvd15 : 1; /* [ 15], r/w, 0x1 */ + uint32_t cgen_s1a_uart0 : 1; /* [ 16], r/w, 0x1 */ + uint32_t cgen_s1a_uart1 : 1; /* [ 17], r/w, 0x1 */ + uint32_t cgen_s1a_spi : 1; /* [ 18], r/w, 0x0 */ + uint32_t cgen_s1a_i2c : 1; /* [ 19], r/w, 0x0 */ + uint32_t cgen_s1a_pwm : 1; /* [ 20], r/w, 0x0 */ + uint32_t cgen_s1a_timer : 1; /* [ 21], r/w, 0x1 */ + uint32_t cgen_s1a_ir : 1; /* [ 22], r/w, 0x0 */ + uint32_t cgen_s1a_cks : 1; /* [ 23], r/w, 0x0 */ + uint32_t cgen_s1a_rsvd8 : 1; /* [ 24], r/w, 0x1 */ + uint32_t cgen_s1a_i2c1 : 1; /* [ 25], r/w, 0x1 */ + uint32_t cgen_s1a_uart2 : 1; /* [ 26], r/w, 0x0 */ + uint32_t cgen_s1a_rsvd11 : 1; /* [ 27], r/w, 0x1 */ + uint32_t cgen_s1a_rsvd12 : 1; /* [ 28], r/w, 0x1 */ + uint32_t cgen_s1a_rsvd13 : 1; /* [ 29], r/w, 0x0 */ + uint32_t cgen_s1a_rsvd14 : 1; /* [ 30], r/w, 0x0 */ + uint32_t cgen_s1a_rsvd15 : 1; /* [ 31], r/w, 0x1 */ + } BF; + uint32_t WORD; + } cgen_cfg1; + + /* 0x588 : cgen_s1_ext + cgen_s3 */ + union { + struct { + uint32_t cgen_s0 : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t cgen_s2_wifi : 1; /* [ 4], r/w, 0x1 */ + uint32_t reserved_5_9 : 5; /* [ 9: 5], rsvd, 0x0 */ + uint32_t cgen_s3_bt_ble2 : 1; /* [ 10], r/w, 0x1 */ + uint32_t cgen_s3_m1542 : 1; /* [ 11], r/w, 0x1 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t cgen_s1_ext_emi_misc : 1; /* [ 16], r/w, 0x1 */ + uint32_t cgen_s1_ext_psram0_ctrl : 1; /* [ 17], r/w, 0x1 */ + uint32_t cgen_s1_ext_psram_ctrl : 1; /* [ 18], r/w, 0x1 */ + uint32_t cgen_s1_ext_usb : 1; /* [ 19], r/w, 0x1 */ + uint32_t cgen_s1_ext_mix2 : 1; /* [ 20], r/w, 0x1 */ + uint32_t cgen_s1_ext_audio : 1; /* [ 21], r/w, 0x1 */ + uint32_t cgen_s1_ext_sdh : 1; /* [ 22], r/w, 0x1 */ + uint32_t cgen_s1_ext_emac : 1; /* [ 23], r/w, 0x1 */ + uint32_t cgen_s1_ext_dma2 : 1; /* [ 24], r/w, 0x1 */ + uint32_t cgen_s1_ext_rsvd9 : 1; /* [ 25], r/w, 0x1 */ + uint32_t cgen_s1_ext_rsvd10 : 1; /* [ 26], r/w, 0x1 */ + uint32_t cgen_s1_ext_rsvd11 : 1; /* [ 27], r/w, 0x1 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cgen_cfg2; + + /* 0x58C : cgen_cfg3 */ + union { + struct { + uint32_t cgen_mm_wifipll_160m : 1; /* [ 0], r/w, 0x1 */ + uint32_t cgen_mm_wifipll_240m : 1; /* [ 1], r/w, 0x1 */ + uint32_t cgen_mm_wifipll_320m : 1; /* [ 2], r/w, 0x1 */ + uint32_t cgen_mm_aupll_div1 : 1; /* [ 3], r/w, 0x1 */ + uint32_t cgen_mm_aupll_div2 : 1; /* [ 4], r/w, 0x1 */ + uint32_t cgen_emi_cpupll_400m : 1; /* [ 5], r/w, 0x1 */ + uint32_t cgen_emi_cpupll_200m : 1; /* [ 6], r/w, 0x1 */ + uint32_t cgen_emi_wifipll_320m : 1; /* [ 7], r/w, 0x1 */ + uint32_t cgen_emi_aupll_div1 : 1; /* [ 8], r/w, 0x1 */ + uint32_t cgen_top_cpupll_80m : 1; /* [ 9], r/w, 0x1 */ + uint32_t cgen_top_cpupll_100m : 1; /* [ 10], r/w, 0x1 */ + uint32_t cgen_top_cpupll_160m : 1; /* [ 11], r/w, 0x1 */ + uint32_t cgen_top_cpupll_400m : 1; /* [ 12], r/w, 0x1 */ + uint32_t cgen_top_wifipll_240m : 1; /* [ 13], r/w, 0x1 */ + uint32_t cgen_top_wifipll_320m : 1; /* [ 14], r/w, 0x1 */ + uint32_t cgen_top_aupll_div2 : 1; /* [ 15], r/w, 0x1 */ + uint32_t cgen_top_aupll_div1 : 1; /* [ 16], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cgen_cfg3; + + /* 0x590 reserved */ + uint8_t RESERVED0x590[48]; + + /* 0x5C0 : hw_rsv0 */ + union { + struct { + uint32_t rsvd_31_0 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } hw_rsv0; + + /* 0x5C4 : hw_rsv1 */ + union { + struct { + uint32_t rsvd_31_0 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } hw_rsv1; + + /* 0x5C8 : hw_rsv2 */ + union { + struct { + uint32_t rsvd_31_0 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } hw_rsv2; + + /* 0x5CC : hw_rsv3 */ + union { + struct { + uint32_t rsvd_31_0 : 32; /* [31: 0], rsvd, 0xffffffff */ + } BF; + uint32_t WORD; + } hw_rsv3; + + /* 0x5d0 reserved */ + uint8_t RESERVED0x5d0[48]; + + /* 0x600 : reg_sram_ret */ + union { + struct { + uint32_t cr_mcu_cache_ret : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t cr_mcu_hsram_ret : 4; /* [ 5: 2], r/w, 0x0 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t cr_wb_ram_ret : 1; /* [ 8], r/w, 0x0 */ + uint32_t cr_misc_ram_ret : 2; /* [10: 9], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sram_cfg0; + + /* 0x604 : reg_sram_slp */ + union { + struct { + uint32_t cr_mcu_cache_slp : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t cr_mcu_hsram_slp : 4; /* [ 5: 2], r/w, 0x0 */ + uint32_t cr_mcu_rom_slp : 2; /* [ 7: 6], r/w, 0x0 */ + uint32_t cr_wb_ram_slp : 1; /* [ 8], r/w, 0x0 */ + uint32_t cr_misc_ram_slp : 2; /* [10: 9], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sram_cfg1; + + /* 0x608 : reg_sram_parm */ + union { + struct { + uint32_t cr_mcu_cache_dvse : 1; /* [ 0], r/w, 0x0 */ + uint32_t cr_mcu_hsram_dvse : 1; /* [ 1], r/w, 0x0 */ + uint32_t cr_mcu_rom_dvse : 1; /* [ 2], r/w, 0x0 */ + uint32_t cr_wb_ram_dvse : 1; /* [ 3], r/w, 0x0 */ + uint32_t cr_misc_ram_dvse : 1; /* [ 4], r/w, 0x0 */ + uint32_t cr_ocram_dvse : 1; /* [ 5], r/w, 0x0 */ + uint32_t cr_wram_dvse : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t cr_mcu_cache_nap : 1; /* [ 8], r/w, 0x0 */ + uint32_t cr_mcu_hsram_nap : 1; /* [ 9], r/w, 0x0 */ + uint32_t reserved_10 : 1; /* [ 10], rsvd, 0x0 */ + uint32_t cr_wb_ram_nap : 1; /* [ 11], r/w, 0x0 */ + uint32_t cr_misc_ram_nap : 1; /* [ 12], r/w, 0x0 */ + uint32_t cr_ocram_nap : 1; /* [ 13], r/w, 0x0 */ + uint32_t cr_wram_nap : 1; /* [ 14], r/w, 0x0 */ + uint32_t reserved_15_31 : 17; /* [31:15], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sram_cfg2; + + /* 0x60C : sram_cfg3 */ + union { + struct { + uint32_t em_sel : 8; /* [ 7: 0], r/w, 0x3 */ + uint32_t reserved_8_27 : 20; /* [27: 8], rsvd, 0x0 */ + uint32_t reg_vram_sel : 2; /* [29:28], r/w, 0x0 */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sram_cfg3; + + /* 0x610 : reg_sram_parm2 */ + union { + struct { + uint32_t cr_mcu_cache_dvs : 4; /* [ 3: 0], r/w, 0xc */ + uint32_t cr_mcu_hsram_dvs : 4; /* [ 7: 4], r/w, 0xc */ + uint32_t cr_mcu_rom_dvs : 4; /* [11: 8], r/w, 0xc */ + uint32_t cr_wb_ram_dvs : 4; /* [15:12], r/w, 0xc */ + uint32_t cr_misc_ram_dvs : 4; /* [19:16], r/w, 0xc */ + uint32_t cr_ocram_dvs : 4; /* [23:20], r/w, 0xc */ + uint32_t cr_wram_dvs : 4; /* [27:24], r/w, 0xc */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sram_cfg4; + + /* 0x614 reserved */ + uint8_t RESERVED0x614[12]; + + /* 0x620 : psram_cfg0 */ + union { + struct { + uint32_t reserved_0_26 : 27; /* [26: 0], rsvd, 0x0 */ + uint32_t reg_psramB_clk_en : 1; /* [ 27], r/w, 0x1 */ + uint32_t reg_psramB_clk_sel : 2; /* [29:28], r/w, 0x0 */ + uint32_t reg_psramB_clk_div : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_cfg0; + + /* 0x624 reserved */ + uint8_t RESERVED0x624[156]; + + /* 0x6C0 : ldo28cis */ + union { + struct { + uint32_t pu_ldo28cis : 1; /* [ 0], r/w, 0x1 */ + uint32_t ldo28cis_bypass : 1; /* [ 1], r/w, 0x0 */ + uint32_t ldo28cis_pulldown : 1; /* [ 2], r/w, 0x0 */ + uint32_t ldo28cis_pulldown_sel : 1; /* [ 3], r/w, 0x0 */ + uint32_t ldo28cis_bm : 3; /* [ 6: 4], r/w, 0x5 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t ldo28cis_cc : 3; /* [10: 8], r/w, 0x3 */ + uint32_t ldo28cis_ocp_out : 1; /* [ 11], r, 0x0 */ + uint32_t ldo28cis_ocp_th : 3; /* [14:12], r/w, 0x3 */ + uint32_t ldo28cis_ocp_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t ldo28cis_sstart_delay : 3; /* [18:16], r/w, 0x2 */ + uint32_t ldo28cis_sstart_en : 1; /* [ 19], r/w, 0x1 */ + uint32_t ldo28cis_vout_sel : 4; /* [23:20], r/w, 0x3 */ + uint32_t ldo28cis_vout_trim : 4; /* [27:24], r/w, 0x8 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo28cis; + + /* 0x6C4 : ldo18io */ + union { + struct { + uint32_t reserved_0_31 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo18io; + + /* 0x6C8 : ldo15cis */ + union { + struct { + uint32_t pu_ldo15cis : 1; /* [ 0], r/w, 0x1 */ + uint32_t ldo15cis_bypass : 1; /* [ 1], r/w, 0x0 */ + uint32_t ldo15cis_pulldown : 1; /* [ 2], r/w, 0x0 */ + uint32_t ldo15cis_pulldown_sel : 1; /* [ 3], r/w, 0x0 */ + uint32_t ldo15cis_bm : 3; /* [ 6: 4], r/w, 0x2 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t ldo15cis_cc : 3; /* [10: 8], r/w, 0x3 */ + uint32_t ldo15cis_ocp_out : 1; /* [ 11], r, 0x0 */ + uint32_t ldo15cis_ocp_th : 3; /* [14:12], r/w, 0x3 */ + uint32_t ldo15cis_ocp_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t ldo15cis_sstart_delay : 3; /* [18:16], r/w, 0x2 */ + uint32_t ldo15cis_sstart_en : 1; /* [ 19], r/w, 0x1 */ + uint32_t ldo15cis_vout_sel : 4; /* [23:20], r/w, 0x8 */ + uint32_t ldo15cis_vout_trim : 4; /* [27:24], r/w, 0x8 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo15cis; + + /* 0x6CC : ldo18flash */ + union { + struct { + uint32_t pu_ldo18flash : 1; /* [ 0], r/w, 0x0 */ + uint32_t ldo18flash_bypass : 1; /* [ 1], r/w, 0x0 */ + uint32_t ldo18flash_pulldown : 1; /* [ 2], r/w, 0x0 */ + uint32_t ldo18flash_pulldown_sel : 1; /* [ 3], r/w, 0x0 */ + uint32_t ldo18flash_bm : 3; /* [ 6: 4], r/w, 0x3 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t ldo18flash_cc : 3; /* [10: 8], r/w, 0x3 */ + uint32_t ldo18flash_ocp_out : 1; /* [ 11], r, 0x0 */ + uint32_t ldo18flash_ocp_th : 3; /* [14:12], r/w, 0x3 */ + uint32_t ldo18flash_ocp_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t ldo18flash_sstart_delay : 3; /* [18:16], r/w, 0x3 */ + uint32_t ldo18flash_sstart_en : 1; /* [ 19], r/w, 0x1 */ + uint32_t ldo18flash_vout_sel : 4; /* [23:20], r/w, 0x3 */ + uint32_t ldo18flash_vout_trim : 4; /* [27:24], r/w, 0x7 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo18flash; + + /* 0x6D0 : ldo12uhs */ + union { + struct { + uint32_t pu_ldo12uhs : 1; /* [ 0], r/w, 0x0 */ + uint32_t ldo12uhs_bypass : 1; /* [ 1], r/w, 0x0 */ + uint32_t ldo12uhs_pulldown : 1; /* [ 2], r/w, 0x0 */ + uint32_t ldo12uhs_pulldown_sel : 1; /* [ 3], r/w, 0x0 */ + uint32_t ldo12uhs_bm : 3; /* [ 6: 4], r/w, 0x2 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t ldo12uhs_cc : 3; /* [10: 8], r/w, 0x3 */ + uint32_t ldo12uhs_ocp_out : 1; /* [ 11], r, 0x0 */ + uint32_t ldo12uhs_ocp_th : 3; /* [14:12], r/w, 0x3 */ + uint32_t ldo12uhs_ocp_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t ldo12uhs_sstart_delay : 3; /* [18:16], r/w, 0x2 */ + uint32_t ldo12uhs_sstart_en : 1; /* [ 19], r/w, 0x1 */ + uint32_t ldo12uhs_vout_sel : 4; /* [23:20], r/w, 0x3 */ + uint32_t ldo12uhs_vout_trim : 4; /* [27:24], r/w, 0x8 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } ldo12uhs; + + /* 0x6d4 reserved */ + uint8_t RESERVED0x6d4[28]; + + /* 0x6F0 : proc_mon */ + union { + struct { + uint32_t pu_proc_mon : 1; /* [ 0], r/w, 0x0 */ + uint32_t osc_en_rvt : 1; /* [ 1], r/w, 0x0 */ + uint32_t osc_en_lvt : 1; /* [ 2], r/w, 0x0 */ + uint32_t osc_sel : 1; /* [ 3], r/w, 0x0 */ + uint32_t rstn_ringcount : 1; /* [ 4], r/w, 0x0 */ + uint32_t rstn_refcount : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t refcount_div_onehot : 4; /* [11: 8], r/w, 0x4 */ + uint32_t ring_freq : 16; /* [27:12], r, 0x0 */ + uint32_t ring_freq_rdy : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29_31 : 3; /* [31:29], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } proc_mon; + + /* 0x6f4 reserved */ + uint8_t RESERVED0x6f4[12]; + + /* 0x700 : dll_cfg0 */ + union { + struct { + uint32_t reserved_0_31 : 32; /* [31: 0], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dll_cfg0; + + /* 0x704 reserved */ + uint8_t RESERVED0x704[140]; + + /* 0x790 : mipi_pll_cfg0 */ + union { + struct { + uint32_t mipipll_sdm_rstb : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t mipipll_fbdv_rstb : 1; /* [ 2], r/w, 0x1 */ + uint32_t reserved_3_4 : 2; /* [ 4: 3], rsvd, 0x0 */ + uint32_t pu_mipipll_fbdv : 1; /* [ 5], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t pu_mipipll_cp : 1; /* [ 8], r/w, 0x1 */ + uint32_t pu_mipipll_sfreg : 1; /* [ 9], r/w, 0x0 */ + uint32_t pu_mipipll : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg0; + + /* 0x794 : mipi_pll_cfg1 */ + union { + struct { + uint32_t mipipll_even_div_ratio : 7; /* [ 6: 0], r/w, 0x32 */ + uint32_t mipipll_even_div_en : 1; /* [ 7], r/w, 0x0 */ + uint32_t mipipll_refdiv_ratio : 4; /* [11: 8], r/w, 0x2 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t mipipll_refclk_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t mipipll_vg11_sel : 2; /* [21:20], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t mipipll_vg13_sel : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg1; + + /* 0x798 : mipi_pll_cfg2 */ + union { + struct { + uint32_t mipipll_sel_cp_bias : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t mipipll_icp_5u : 2; /* [ 5: 4], r/w, 0x3 */ + uint32_t mipipll_icp_1u : 2; /* [ 7: 6], r/w, 0x0 */ + uint32_t mipipll_int_frac_sw : 1; /* [ 8], r/w, 0x0 */ + uint32_t mipipll_cp_startup_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t mipipll_cp_opamp_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t mipipll_cp_ota_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t mipipll_pfd_en : 1; /* [ 12], r/w, 0x1 */ + uint32_t reserved_13_31 : 19; /* [31:13], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg2; + + /* 0x79C : mipi_pll_cfg3 */ + union { + struct { + uint32_t mipipll_c4_en : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t mipipll_r4 : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t mipipll_r4_short : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_11 : 3; /* [11: 9], rsvd, 0x0 */ + uint32_t mipipll_c3 : 2; /* [13:12], r/w, 0x2 */ + uint32_t mipipll_cz : 2; /* [15:14], r/w, 0x2 */ + uint32_t mipipll_rz : 3; /* [18:16], r/w, 0x1 */ + uint32_t mipipll_lf_test_en : 1; /* [ 19], r/w, 0x0 */ + uint32_t mipipll_fast_lock_en : 1; /* [ 20], r/w, 0x1 */ + uint32_t reserved_21_31 : 11; /* [31:21], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg3; + + /* 0x7A0 : mipi_pll_cfg4 */ + union { + struct { + uint32_t mipipll_sel_sample_clk : 2; /* [ 1: 0], r/w, 0x1 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t mipipll_sel_fb_clk : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t mipipll_lock_det_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t mipipll_lock_clk_sel : 2; /* [10: 9], r/w, 0x1 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t mipipll_lock_clk_inv_en : 1; /* [ 12], r/w, 0x0 */ + uint32_t reserved_13_14 : 2; /* [14:13], rsvd, 0x0 */ + uint32_t mipipll_lock_win_sel : 2; /* [16:15], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg4; + + /* 0x7A4 : mipi_pll_cfg5 */ + union { + struct { + uint32_t mipipll_vco_speed : 3; /* [ 2: 0], r/w, 0x5 */ + uint32_t mipipll_vco_vdd_ctrl : 2; /* [ 4: 3], r/w, 0x2 */ + uint32_t mipipll_vco_vdd_ctrl_extra : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6 : 1; /* [ 6], rsvd, 0x0 */ + uint32_t mipipll_vco_postdiv_sel : 3; /* [ 9: 7], r/w, 0x0 */ + uint32_t mipipll_vco_postdiv_clk_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg5; + + /* 0x7A8 : mipi_pll_cfg6 */ + union { + struct { + uint32_t mipipll_sdmin : 19; /* [18: 0], r/w, 0x25800 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t mipipll_sdm_bypass : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg6; + + /* 0x7AC : mipi_pll_cfg7 */ + union { + struct { + uint32_t mipipll_sdm_order_sel : 1; /* [ 0], r/w, 0x1 */ + uint32_t mipipll_sdm_dith_sel : 2; /* [ 2: 1], r/w, 0x0 */ + uint32_t reserved_3_31 : 29; /* [31: 3], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg7; + + /* 0x7B0 : mipi_pll_cfg8 */ + union { + struct { + uint32_t mipipll_dc_tp_out_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t mipipll_ten : 1; /* [ 1], r/w, 0x0 */ + uint32_t mipipll_ten_sfreg : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t mipipll_dten_ckin : 1; /* [ 4], r/w, 0x0 */ + uint32_t mipipll_dten_fref : 1; /* [ 5], r/w, 0x0 */ + uint32_t mipipll_dten_fsdm : 1; /* [ 6], r/w, 0x0 */ + uint32_t mipipll_dten_pupll : 1; /* [ 7], r/w, 0x0 */ + uint32_t mipipll_dten_pll_locked : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9 : 1; /* [ 9], rsvd, 0x0 */ + uint32_t mipipll_dtest_pull_down : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg8; + + /* 0x7B4 : mipi_pll_cfg9 */ + union { + struct { + uint32_t mipipll_ssc_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t mipipll_ssc_cnt : 8; /* [11: 4], r/w, 0x64 */ + uint32_t mipipll_ssc_gain : 3; /* [14:12], r/w, 0x5 */ + uint32_t reserved_15 : 1; /* [ 15], rsvd, 0x0 */ + uint32_t mipipll_ssc_start_gate_en : 1; /* [ 16], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } mipi_pll_cfg9; + + /* 0x7b8 reserved */ + uint8_t RESERVED0x7b8[24]; + + /* 0x7D0 : uhs_pll_cfg0 */ + union { + struct { + uint32_t uhspll_sdm_rstb : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t uhspll_fbdv_rstb : 1; /* [ 2], r/w, 0x1 */ + uint32_t reserved_3_4 : 2; /* [ 4: 3], rsvd, 0x0 */ + uint32_t pu_uhspll_fbdv : 1; /* [ 5], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t pu_uhspll_cp : 1; /* [ 8], r/w, 0x1 */ + uint32_t pu_uhspll_sfreg : 1; /* [ 9], r/w, 0x0 */ + uint32_t pu_uhspll : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg0; + + /* 0x7D4 : uhs_pll_cfg1 */ + union { + struct { + uint32_t uhspll_even_div_ratio : 7; /* [ 6: 0], r/w, 0x54 */ + uint32_t uhspll_even_div_en : 1; /* [ 7], r/w, 0x0 */ + uint32_t uhspll_refdiv_ratio : 4; /* [11: 8], r/w, 0x2 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t uhspll_refclk_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t uhspll_vg11_sel : 2; /* [21:20], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t uhspll_vg13_sel : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg1; + + /* 0x7D8 : uhs_pll_cfg2 */ + union { + struct { + uint32_t uhspll_sel_cp_bias : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t uhspll_icp_5u : 2; /* [ 5: 4], r/w, 0x3 */ + uint32_t uhspll_icp_1u : 2; /* [ 7: 6], r/w, 0x0 */ + uint32_t uhspll_int_frac_sw : 1; /* [ 8], r/w, 0x0 */ + uint32_t uhspll_cp_startup_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t uhspll_cp_opamp_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t uhspll_cp_ota_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t uhspll_pfd_en : 1; /* [ 12], r/w, 0x1 */ + uint32_t reserved_13_31 : 19; /* [31:13], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg2; + + /* 0x7DC : uhs_pll_cfg3 */ + union { + struct { + uint32_t uhspll_c4_en : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t uhspll_r4 : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t uhspll_r4_short : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_11 : 3; /* [11: 9], rsvd, 0x0 */ + uint32_t uhspll_c3 : 2; /* [13:12], r/w, 0x2 */ + uint32_t uhspll_cz : 2; /* [15:14], r/w, 0x2 */ + uint32_t uhspll_rz : 3; /* [18:16], r/w, 0x1 */ + uint32_t uhspll_lf_test_en : 1; /* [ 19], r/w, 0x0 */ + uint32_t uhspll_fast_lock_en : 1; /* [ 20], r/w, 0x1 */ + uint32_t reserved_21_31 : 11; /* [31:21], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg3; + + /* 0x7E0 : uhs_pll_cfg4 */ + union { + struct { + uint32_t uhspll_sel_sample_clk : 2; /* [ 1: 0], r/w, 0x1 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t uhspll_sel_fb_clk : 2; /* [ 5: 4], r/w, 0x1 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t uhspll_lock_det_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t uhspll_lock_clk_sel : 2; /* [10: 9], r/w, 0x1 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t uhspll_lock_clk_inv_en : 1; /* [ 12], r/w, 0x0 */ + uint32_t reserved_13_14 : 2; /* [14:13], rsvd, 0x0 */ + uint32_t uhspll_lock_win_sel : 2; /* [16:15], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg4; + + /* 0x7E4 : uhs_pll_cfg5 */ + union { + struct { + uint32_t uhspll_vco_speed : 3; /* [ 2: 0], r/w, 0x7 */ + uint32_t uhspll_vco_vdd_ctrl : 2; /* [ 4: 3], r/w, 0x3 */ + uint32_t uhspll_vco_vdd_ctrl_extra : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6 : 1; /* [ 6], rsvd, 0x0 */ + uint32_t uhspll_vco_postdiv_sel : 3; /* [ 9: 7], r/w, 0x0 */ + uint32_t uhspll_vco_postdiv_clk_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg5; + + /* 0x7E8 : uhs_pll_cfg6 */ + union { + struct { + uint32_t uhspll_sdmin : 19; /* [18: 0], r/w, 0x34800 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t uhspll_sdm_bypass : 1; /* [ 24], r/w, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg6; + + /* 0x7EC : uhs_pll_cfg7 */ + union { + struct { + uint32_t uhspll_sdm_order_sel : 1; /* [ 0], r/w, 0x1 */ + uint32_t uhspll_sdm_dith_sel : 2; /* [ 2: 1], r/w, 0x0 */ + uint32_t reserved_3_31 : 29; /* [31: 3], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg7; + + /* 0x7F0 : uhs_pll_cfg8 */ + union { + struct { + uint32_t uhspll_dc_tp_out_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t uhspll_ten : 1; /* [ 1], r/w, 0x0 */ + uint32_t uhspll_ten_sfreg : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t uhspll_dten_ckin : 1; /* [ 4], r/w, 0x0 */ + uint32_t uhspll_dten_fref : 1; /* [ 5], r/w, 0x0 */ + uint32_t uhspll_dten_fsdm : 1; /* [ 6], r/w, 0x0 */ + uint32_t uhspll_dten_pupll : 1; /* [ 7], r/w, 0x0 */ + uint32_t uhspll_dten_pll_locked : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9 : 1; /* [ 9], rsvd, 0x0 */ + uint32_t uhspll_dtest_pull_down : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg8; + + /* 0x7F4 : uhs_pll_cfg9 */ + union { + struct { + uint32_t uhspll_ssc_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t uhspll_ssc_cnt : 8; /* [11: 4], r/w, 0x64 */ + uint32_t uhspll_ssc_gain : 3; /* [14:12], r/w, 0x5 */ + uint32_t reserved_15 : 1; /* [ 15], rsvd, 0x0 */ + uint32_t uhspll_ssc_start_gate_en : 1; /* [ 16], r/w, 0x1 */ + uint32_t reserved_17_31 : 15; /* [31:17], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } uhs_pll_cfg9; + + /* 0x7f8 reserved */ + uint8_t RESERVED0x7f8[24]; + + /* 0x810 : wifi_pll_cfg0 */ + union { + struct { + uint32_t wifipll_sdm_rstb : 1; /* [ 0], r/w, 0x1 */ + uint32_t wifipll_postdiv_rstb : 1; /* [ 1], r/w, 0x1 */ + uint32_t wifipll_fbdv_rstb : 1; /* [ 2], r/w, 0x1 */ + uint32_t wifipll_refdiv_rstb : 1; /* [ 3], r/w, 0x1 */ + uint32_t pu_wifipll_postdiv : 1; /* [ 4], r/w, 0x0 */ + uint32_t pu_wifipll_fbdv : 1; /* [ 5], r/w, 0x1 */ + uint32_t pu_wifipll_clamp_op : 1; /* [ 6], r/w, 0x1 */ + uint32_t pu_wifipll_pfd : 1; /* [ 7], r/w, 0x1 */ + uint32_t pu_wifipll_cp : 1; /* [ 8], r/w, 0x1 */ + uint32_t pu_wifipll_sfreg : 1; /* [ 9], r/w, 0x0 */ + uint32_t pu_wifipll : 1; /* [ 10], r/w, 0x0 */ + uint32_t pu_wifipll_clktree : 1; /* [ 11], r/w, 0x1 */ + uint32_t reserved_12_31 : 20; /* [31:12], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg0; + + /* 0x814 : wifi_pll_cfg1 */ + union { + struct { + uint32_t wifipll_postdiv : 7; /* [ 6: 0], r/w, 0x16 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t wifipll_refdiv_ratio : 4; /* [11: 8], r/w, 0x2 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t wifipll_refclk_sel : 2; /* [17:16], r/w, 0x1 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t wifipll_vg11_sel : 2; /* [21:20], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t wifipll_vg13_sel : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg1; + + /* 0x818 : wifi_pll_cfg2 */ + union { + struct { + uint32_t wifipll_sel_cp_bias : 1; /* [ 0], r/w, 0x1 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t wifipll_icp_5u : 2; /* [ 5: 4], r/w, 0x2 */ + uint32_t wifipll_icp_1u : 2; /* [ 7: 6], r/w, 0x0 */ + uint32_t wifipll_int_frac_sw : 1; /* [ 8], r/w, 0x0 */ + uint32_t wifipll_cp_startup_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t wifipll_cp_opamp_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg2; + + /* 0x81C : wifi_pll_cfg3 */ + union { + struct { + uint32_t wifipll_c4_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t wifipll_r4 : 2; /* [ 5: 4], r/w, 0x2 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t wifipll_r4_short : 1; /* [ 8], r/w, 0x1 */ + uint32_t reserved_9_11 : 3; /* [11: 9], rsvd, 0x0 */ + uint32_t wifipll_c3 : 2; /* [13:12], r/w, 0x2 */ + uint32_t wifipll_cz : 2; /* [15:14], r/w, 0x1 */ + uint32_t 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/* [ 12], r/w, 0x1 */ + uint32_t reserved_13_31 : 19; /* [31:13], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg5; + + /* 0x828 : wifi_pll_cfg6 */ + union { + struct { + uint32_t wifipll_sdmin : 26; /* [25: 0], r/w, 0x1800000 */ + uint32_t reserved_26_27 : 2; /* [27:26], rsvd, 0x0 */ + uint32_t wifipll_sdm_bypass : 1; /* [ 28], r/w, 0x0 */ + uint32_t wifipll_sdm_bypass_hw : 1; /* [ 29], r, 0x0 */ + uint32_t reserved_30 : 1; /* [ 30], rsvd, 0x0 */ + uint32_t wifipll_sdm_ctrl_hw : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg6; + + /* 0x82C : wifi_pll_cfg7 */ + union { + struct { + uint32_t wifipll_sdm_order_sel : 2; /* [ 1: 0], r/w, 0x2 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t wifipll_sdm_noi_prbs_sel : 2; /* [ 5: 4], r/w, 0x3 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t wifipll_sdm_noi_prbs_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_11 : 3; /* [11: 9], rsvd, 0x0 */ + uint32_t wifipll_sdm_sig_prbs_sel : 2; /* [13:12], r/w, 0x0 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t wifipll_sdm_sig_dith_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_31 : 14; /* [31:18], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg7; + + /* 0x830 : wifi_pll_cfg8 */ + union { + struct { + uint32_t wifipll_en_div2 : 1; /* [ 0], r/w, 0x1 */ + uint32_t wifipll_en_div4 : 1; /* [ 1], r/w, 0x1 */ + uint32_t wifipll_en_div5 : 1; /* [ 2], r/w, 0x1 */ + uint32_t wifipll_en_div6 : 1; /* [ 3], r/w, 0x1 */ + uint32_t wifipll_en_div8 : 1; /* [ 4], r/w, 0x1 */ + uint32_t wifipll_en_div10 : 1; /* [ 5], r/w, 0x1 */ + uint32_t wifipll_en_div12 : 1; /* [ 6], r/w, 0x1 */ + uint32_t wifipll_en_div20 : 1; /* [ 7], r/w, 0x1 */ + uint32_t wifipll_en_div30 : 1; /* [ 8], r/w, 0x1 */ + uint32_t wifipll_sel_div2_div4 : 1; /* [ 9], r/w, 0x0 */ + uint32_t en_wifipll_div30_bz_adc : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t wifipll_en_div2_hw : 1; /* [ 12], r, 0x1 */ + uint32_t reserved_13_30 : 18; /* [30:13], rsvd, 0x0 */ + uint32_t wifipll_en_ctrl_hw : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg8; + + /* 0x834 : wifi_pll_cfg9 */ + union { + struct { + uint32_t wifipll_dc_tp_out_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t ten_wifipll : 1; /* [ 1], r/w, 0x0 */ + uint32_t ten_wifipll_sfreg : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t dten_wifipll_fin : 1; /* [ 4], r/w, 0x0 */ + uint32_t dten_wifipll_fref : 1; /* [ 5], r/w, 0x0 */ + uint32_t dten_wifipll_fsdm : 1; /* [ 6], r/w, 0x0 */ + uint32_t dten_wifipll_div30 : 1; /* [ 7], r/w, 0x0 */ + uint32_t dten_wifipll_div10 : 1; /* [ 8], r/w, 0x0 */ + uint32_t dten_wifipll_postdiv_clk : 1; /* [ 9], r/w, 0x0 */ + uint32_t usbpll_dtest_pclk_en : 1; /* [ 10], r/w, 0x0 */ + uint32_t usbpll_dtest_clkout_en : 1; /* [ 11], r/w, 0x0 */ + uint32_t dtest_wifipll_pulldown : 1; /* [ 12], r/w, 0x1 */ + uint32_t reserved_13_31 : 19; /* [31:13], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg9; + + /* 0x838 : wifi_pll_cfg10 */ + union { + struct { + uint32_t reserved_0_1 : 2; /* [ 1: 0], rsvd, 0x0 */ + uint32_t usbpll_ssc_start : 1; /* [ 2], r/w, 0x1 */ + uint32_t usbpll_ssc_start_gate_en : 1; /* [ 3], r/w, 0x0 */ + uint32_t usbpll_ssc_gain : 3; /* [ 6: 4], r/w, 0x3 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t usbpll_ssc_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t usbpll_sdm_bypass : 1; /* [ 9], r/w, 0x0 */ + uint32_t usbpll_sdm_order_sel : 1; /* [ 10], r/w, 0x1 */ + uint32_t reserved_11_15 : 5; /* [15:11], rsvd, 0x0 */ + uint32_t usbpll_sdm_sig_dith_sel : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t usbpll_div2_en : 1; /* [ 20], r/w, 0x1 */ + uint32_t usbpll_clkout_en : 1; /* [ 21], r/w, 0x1 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t usbpll_sel_sample_clk : 2; /* [25:24], r/w, 0x1 */ + uint32_t reserved_26_27 : 2; /* [27:26], rsvd, 0x0 */ + uint32_t usbpll_rstb : 1; /* [ 28], r/w, 0x1 */ + uint32_t pu_usbpll_mmdiv : 1; /* [ 29], r/w, 0x0 */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg10; + + /* 0x83C : wifi_pll_cfg11 */ + union { + struct { + uint32_t usbpll_sdmin : 19; /* [18: 0], r/w, 0x28000 */ + uint32_t reserved_19_31 : 13; /* [31:19], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg11; + + /* 0x840 : wifi_pll_cfg12 */ + union { + struct { + uint32_t usbpll_ssc_cnt : 9; /* [ 8: 0], r/w, 0xf0 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg12; + + /* 0x844 : wifi_pll_cfg13 */ + union { + struct { + uint32_t wifipll_resv : 16; /* [15: 0], r/w, 0x0 */ + uint32_t reserved_16_20 : 5; /* [20:16], rsvd, 0x0 */ + uint32_t usbpll_dl_ctrl : 1; /* [ 21], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_30_bz_adc : 1; /* [ 22], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_30 : 1; /* [ 23], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_20 : 1; /* [ 24], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_12 : 1; /* [ 25], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_10 : 1; /* [ 26], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_8 : 1; /* [ 27], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_6 : 1; /* [ 28], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_5 : 1; /* [ 29], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_4 : 1; /* [ 30], r/w, 0x0 */ + uint32_t wifipll_dl_ctrl_2 : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } wifi_pll_cfg13; + + /* 0x848 reserved */ + uint8_t RESERVED0x848[92]; + + /* 0x8A4 : gauge */ + union { + struct { + uint32_t gauge_reserve : 3; /* [ 2: 0], r/w, 0x0 */ + uint32_t gauge_ictrl_adc : 2; /* [ 4: 3], r/w, 0x1 */ + uint32_t gauge_dem_en : 1; /* [ 5], r/w, 0x1 */ + uint32_t gauge_ckb_en : 1; /* [ 6], r/w, 0x0 */ + uint32_t gauge_chop_phas : 1; /* [ 7], r/w, 0x1 */ + uint32_t gauge_chop_freq : 3; /* [10: 8], r/w, 0x1 */ + uint32_t gauge_chop_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t gauge_sel_edge : 1; /* [ 12], r/w, 0x0 */ + uint32_t gauge_quan_gain : 2; /* [14:13], r/w, 0x1 */ + uint32_t gauge_sdm_pu : 1; /* [ 15], r/w, 0x0 */ + uint32_t gauge_channel_sel : 1; /* [ 16], r/w, 0x0 */ + uint32_t gauge_channel_en : 1; /* [ 17], r/w, 0x0 */ + uint32_t gauge_lp_mode : 1; /* [ 18], r/w, 0x0 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t tmux_gauge_power : 3; /* [22:20], r/w, 0x0 */ + uint32_t ten_gauge_power : 1; /* [ 23], r/w, 0x0 */ + uint32_t ntc_bias_sel : 4; /* [27:24], r/w, 0x8 */ + uint32_t ntc_bias_en : 1; /* [ 28], r/w, 0x0 */ + uint32_t gauge_ldo_pu : 1; /* [ 29], r/w, 0x0 */ + uint32_t gauge_vcm_pu : 1; /* [ 30], r/w, 0x0 */ + uint32_t gauge_bg_pu : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gauge; + + /* 0x8a8 reserved */ + uint8_t RESERVED0x8a8[16]; + + /* 0x8B8 : gauge_rx_fifo_ctrl */ + union { + struct { + uint32_t gauge_rx_fifo_flush : 1; /* [ 0], w1p, 0x0 */ + uint32_t gauge_rxo_int_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t gauge_rxu_int_en : 1; /* [ 2], r/w, 0x0 */ + uint32_t gauge_rxa_int_en : 1; /* [ 3], r/w, 0x0 */ + uint32_t gauge_rx_drq_en : 1; /* [ 4], r/w, 0x0 */ + uint32_t gauge_rx_data_res : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t gauge_rx_ch_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_13 : 5; /* [13: 9], rsvd, 0x0 */ + uint32_t gauge_rx_drq_cnt : 2; /* [15:14], r/w, 0x0 */ + uint32_t gauge_rx_trg_level : 3; /* [18:16], r/w, 0x1 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t gauge_rx_data_mode : 2; /* [25:24], r/w, 0x3 */ + uint32_t reserved_26_31 : 6; /* [31:26], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gauge_rx_fifo_ctrl; + + /* 0x8BC : gauge_rx_fifo_status */ + union { + struct { + uint32_t reserved_0 : 1; /* [ 0], rsvd, 0x0 */ + uint32_t gauge_rxo_int : 1; /* [ 1], r, 0x0 */ + uint32_t gauge_rxu_int : 1; /* [ 2], r, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t gauge_rxa_int : 1; /* [ 4], r, 0x0 */ + uint32_t reserved_5_15 : 11; /* [15: 5], rsvd, 0x0 */ + uint32_t gauge_rxa_cnt : 3; /* [18:16], r, 0x0 */ + uint32_t reserved_19_23 : 5; /* [23:19], rsvd, 0x0 */ + uint32_t gauge_rxa : 1; /* [ 24], r, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gauge_rx_fifo_status; + + /* 0x8C0 : gauge_rx_fifo_data */ + union { + struct { + uint32_t gauge_rx_data : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } gauge_rx_fifo_data; + + /* 0x8C4 : gpio_cfg0 */ + union { + struct { + uint32_t reg_gpio_0_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_0_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_0_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_0_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_0_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_0_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_0_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_0_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_0_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_0_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_0_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_0_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_0_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_0_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_0_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_0_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg0; + + /* 0x8C8 : gpio_cfg1 */ + union { + struct { + uint32_t reg_gpio_1_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_1_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_1_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_1_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_1_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_1_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_1_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_1_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_1_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_1_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_1_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_1_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_1_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_1_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_1_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_1_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg1; + + /* 0x8CC : gpio_cfg2 */ + union { + struct { + uint32_t reg_gpio_2_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_2_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_2_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_2_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_2_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_2_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_2_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_2_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_2_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_2_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_2_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_2_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_2_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_2_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_2_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_2_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg2; + + /* 0x8D0 : gpio_cfg3 */ + union { + struct { + uint32_t reg_gpio_3_ie : 1; /* [ 0], r/w, 0x1 */ + uint32_t reg_gpio_3_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_3_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_3_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_3_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_3_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_3_func_sel : 5; /* [12: 8], r/w, 0xf */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_3_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_3_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_3_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_3_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_3_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_3_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_3_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_3_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_3_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg3; + + /* 0x8D4 : gpio_cfg4 */ + union { + struct { + uint32_t reg_gpio_4_ie : 1; /* [ 0], r/w, 0x1 */ + uint32_t reg_gpio_4_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_4_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_4_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_4_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_4_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_4_func_sel : 5; /* [12: 8], r/w, 0xf */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_4_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_4_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_4_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_4_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_4_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_4_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_4_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_4_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_4_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg4; + + /* 0x8D8 : gpio_cfg5 */ + union { + struct { + uint32_t reg_gpio_5_ie : 1; /* [ 0], r/w, 0x1 */ + uint32_t reg_gpio_5_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_5_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_5_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_5_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_5_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_5_func_sel : 5; /* [12: 8], r/w, 0xf */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_5_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_5_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_5_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_5_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_5_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_5_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_5_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_5_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_5_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg5; + + /* 0x8DC : gpio_cfg6 */ + union { + struct { + uint32_t reg_gpio_6_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_6_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_6_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_6_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_6_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_6_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_6_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_6_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_6_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_6_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_6_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_6_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_6_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_6_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_6_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_6_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg6; + + /* 0x8E0 : gpio_cfg7 */ + union { + struct { + uint32_t reg_gpio_7_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_7_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_7_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_7_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_7_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_7_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_7_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_7_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_7_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_7_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_7_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_7_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_7_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_7_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_7_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_7_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg7; + + /* 0x8E4 : gpio_cfg8 */ + union { + struct { + uint32_t reg_gpio_8_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_8_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_8_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_8_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_8_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_8_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_8_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_8_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_8_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_8_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_8_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_8_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_8_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_8_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_8_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_8_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg8; + + /* 0x8E8 : gpio_cfg9 */ + union { + struct { + uint32_t reg_gpio_9_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_9_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_9_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_9_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_9_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_9_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_9_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_9_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_9_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_9_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_9_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_9_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_9_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_9_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_9_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_9_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg9; + + /* 0x8EC : gpio_cfg10 */ + union { + struct { + uint32_t reg_gpio_10_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_10_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_10_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_10_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_10_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_10_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_10_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_10_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_10_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_10_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_10_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_10_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_10_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_10_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_10_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_10_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg10; + + /* 0x8F0 : gpio_cfg11 */ + union { + struct { + uint32_t reg_gpio_11_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_11_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_11_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_11_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_11_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_11_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_11_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_11_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_11_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_11_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_11_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_11_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_11_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_11_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_11_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_11_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg11; + + /* 0x8F4 : gpio_cfg12 */ + union { + struct { + uint32_t reg_gpio_12_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_12_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_12_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_12_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_12_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_12_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_12_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_12_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_12_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_12_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_12_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_12_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_12_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_12_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_12_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_12_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg12; + + /* 0x8F8 : gpio_cfg13 */ + union { + struct { + uint32_t reg_gpio_13_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_13_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_13_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_13_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_13_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_13_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_13_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_13_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_13_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_13_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_13_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_13_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_13_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_13_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_13_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_13_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg13; + + /* 0x8FC : gpio_cfg14 */ + union { + struct { + uint32_t reg_gpio_14_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_14_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_14_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_14_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_14_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_14_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_14_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_14_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_14_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_14_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_14_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_14_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_14_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_14_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_14_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_14_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg14; + + /* 0x900 : gpio_cfg15 */ + union { + struct { + uint32_t reg_gpio_15_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_15_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_15_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_15_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_15_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_15_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_15_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_15_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_15_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_15_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_15_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_15_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_15_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_15_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_15_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_15_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg15; + + /* 0x904 : gpio_cfg16 */ + union { + struct { + uint32_t reg_gpio_16_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_16_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_16_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_16_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_16_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_16_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_16_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_16_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_16_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_16_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_16_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_16_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_16_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_16_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_16_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_16_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg16; + + /* 0x908 : gpio_cfg17 */ + union { + struct { + uint32_t reg_gpio_17_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_17_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_17_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_17_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_17_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_17_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_17_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_17_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_17_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_17_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_17_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_17_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_17_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_17_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_17_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_17_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg17; + + /* 0x90C : gpio_cfg18 */ + union { + struct { + uint32_t reg_gpio_18_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_18_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_18_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_18_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_18_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_18_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_18_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_18_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_18_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_18_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_18_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_18_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_18_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_18_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_18_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_18_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg18; + + /* 0x910 : gpio_cfg19 */ + union { + struct { + uint32_t reg_gpio_19_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_19_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_19_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_19_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_19_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_19_oe : 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reg_gpio_20_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_20_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_20_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_20_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_20_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_20_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_20_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_20_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_20_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_20_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_20_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_20_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_20_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_20_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 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*/ + uint32_t gpio_22_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_22_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_22_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_22_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_22_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_22_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_22_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg22; + + /* 0x920 : gpio_cfg23 */ + union { + struct { + uint32_t reg_gpio_23_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_23_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_23_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_23_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_23_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_23_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_23_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_23_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_23_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_23_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_23_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_23_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_23_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_23_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_23_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_23_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg23; + + /* 0x924 : gpio_cfg24 */ + union { + struct { + uint32_t reg_gpio_24_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_24_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_24_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_24_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_24_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_24_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_24_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_24_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_24_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_24_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_24_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_24_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_24_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_24_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_24_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_24_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg24; + + /* 0x928 : gpio_cfg25 */ + union { + struct { + uint32_t reg_gpio_25_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_25_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_25_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_25_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_25_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_25_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_25_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_25_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_25_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_25_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_25_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_25_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_25_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_25_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_25_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_25_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg25; + + /* 0x92C : gpio_cfg26 */ + union { + struct { + uint32_t reg_gpio_26_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_26_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_26_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_26_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_26_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_26_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_26_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_26_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_26_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_26_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_26_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_26_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_26_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_26_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_26_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_26_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg26; + + /* 0x930 : gpio_cfg27 */ + union { + struct { + uint32_t reg_gpio_27_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_27_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_27_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_27_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_27_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_27_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_27_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_27_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_27_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_27_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_27_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_27_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_27_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_27_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_27_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_27_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg27; + + /* 0x934 : gpio_cfg28 */ + union { + struct { + uint32_t reg_gpio_28_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_28_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_28_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_28_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_28_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_28_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_28_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_28_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_28_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_28_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_28_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_28_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_28_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_28_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_28_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_28_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg28; + + /* 0x938 : gpio_cfg29 */ + union { + struct { + uint32_t reg_gpio_29_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_29_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_29_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_29_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_29_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_29_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_29_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_29_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_29_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_29_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_29_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_29_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_29_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_29_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_29_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_29_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg29; + + /* 0x93C : gpio_cfg30 */ + union { + struct { + uint32_t reg_gpio_30_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_30_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_30_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_30_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_30_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_30_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_30_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_30_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_30_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_30_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_30_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_30_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_30_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_30_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_30_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_30_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg30; + + /* 0x940 : gpio_cfg31 */ + union { + struct { + uint32_t reg_gpio_31_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_31_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_31_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_31_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_31_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_31_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_31_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_31_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_31_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_31_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_31_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_31_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_31_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_31_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_31_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_31_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg31; + + /* 0x944 : gpio_cfg32 */ + union { + struct { + uint32_t reg_gpio_32_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_32_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_32_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_32_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_32_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_32_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_32_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_32_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_32_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_32_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_32_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_32_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_32_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_32_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_32_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_32_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg32; + + /* 0x948 : gpio_cfg33 */ + union { + struct { + uint32_t reg_gpio_33_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_33_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_33_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_33_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_33_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_33_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_33_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_33_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_33_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_33_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_33_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_33_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_33_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_33_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_33_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_33_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg33; + + /* 0x94C : gpio_cfg34 */ + union { + struct { + uint32_t reg_gpio_34_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_34_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_34_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_34_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_34_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_34_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_34_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_34_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_34_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_34_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_34_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_34_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_34_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_34_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_34_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_34_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg34; + + /* 0x950 : gpio_cfg35 */ + union { + struct { + uint32_t reg_gpio_35_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_35_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_35_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_35_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_35_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_35_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_35_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_35_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_35_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_35_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_35_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_35_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_35_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_35_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_35_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_35_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg35; + + /* 0x954 : gpio_cfg36 */ + union { + struct { + uint32_t reg_gpio_36_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_36_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_36_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_36_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_36_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_36_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_36_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_36_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_36_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_36_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_36_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_36_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_36_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_36_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_36_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_36_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg36; + + /* 0x958 : gpio_cfg37 */ + union { + struct { + uint32_t reg_gpio_37_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_37_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_37_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_37_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_37_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_37_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_37_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_37_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_37_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_37_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_37_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_37_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_37_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_37_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_37_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_37_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg37; + + /* 0x95C : gpio_cfg38 */ + union { + struct { + uint32_t reg_gpio_38_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_38_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_38_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_38_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_38_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_38_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_38_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_38_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_38_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_38_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_38_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_38_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_38_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_38_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_38_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_38_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg38; + + /* 0x960 : gpio_cfg39 */ + union { + struct { + uint32_t reg_gpio_39_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_39_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_39_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_39_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_39_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_39_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_39_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_39_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_39_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_39_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_39_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_39_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_39_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_39_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_39_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_39_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg39; + + /* 0x964 : gpio_cfg40 */ + union { + struct { + uint32_t reg_gpio_40_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_40_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_40_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_40_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_40_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_40_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_40_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_40_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_40_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_40_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_40_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_40_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_40_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_40_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_40_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_40_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg40; + + /* 0x968 : gpio_cfg41 */ + union { + struct { + uint32_t reg_gpio_41_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_41_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_41_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_41_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_41_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_41_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_41_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_41_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_41_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_41_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_41_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_41_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_41_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_41_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_41_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_41_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg41; + + /* 0x96C : gpio_cfg42 */ + union { + struct { + uint32_t reg_gpio_42_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_42_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_42_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_42_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_42_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_42_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_42_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_42_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_42_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_42_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_42_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_42_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_42_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_42_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_42_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_42_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg42; + + /* 0x970 : gpio_cfg43 */ + union { + struct { + uint32_t reg_gpio_43_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_43_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_43_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_43_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_43_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_43_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_43_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_43_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_43_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_43_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_43_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_43_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_43_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_43_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_43_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_43_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg43; + + /* 0x974 : gpio_cfg44 */ + union { + struct { + uint32_t reg_gpio_44_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_44_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_44_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_44_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_44_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_gpio_44_oe : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_44_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_44_int_mode_set : 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1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_gpio_45_func_sel : 5; /* [12: 8], r/w, 0xb */ + uint32_t reserved_13_15 : 3; /* [15:13], rsvd, 0x0 */ + uint32_t reg_gpio_45_int_mode_set : 4; /* [19:16], r/w, 0x0 */ + uint32_t reg_gpio_45_int_clr : 1; /* [ 20], r/w, 0x0 */ + uint32_t gpio_45_int_stat : 1; /* [ 21], r, 0x0 */ + uint32_t reg_gpio_45_int_mask : 1; /* [ 22], r/w, 0x1 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_gpio_45_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_gpio_45_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg_gpio_45_clr : 1; /* [ 26], w1p, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t reg_gpio_45_i : 1; /* [ 28], r, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t reg_gpio_45_mode : 2; /* [31:30], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg45; + + /* 0x97C : gpio_cfg46 */ + union { + struct { + uint32_t reg_gpio_46_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_46_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_46_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_46_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_46_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg46; + + /* 0x980 : gpio_cfg47 */ + union { + struct { + uint32_t reg_gpio_47_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_47_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_47_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_47_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_47_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg47; + + /* 0x984 : gpio_cfg48 */ + union { + struct { + uint32_t reg_gpio_48_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_48_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_48_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_48_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_48_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg48; + + /* 0x988 : gpio_cfg49 */ + union { + struct { + uint32_t reg_gpio_49_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_49_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_49_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_49_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_49_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg49; + + /* 0x98C : gpio_cfg50 */ + union { + struct { + uint32_t reg_gpio_50_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_50_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_50_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_50_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_50_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg50; + + /* 0x990 : gpio_cfg51 */ + union { + struct { + uint32_t reg_gpio_51_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_51_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_51_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_51_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_51_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg51; + + /* 0x994 : gpio_cfg52 */ + union { + struct { + uint32_t reg_gpio_52_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_52_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_52_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_52_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_52_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg52; + + /* 0x998 : gpio_cfg53 */ + union { + struct { + uint32_t reg_gpio_53_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_53_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_53_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_53_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_53_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg53; + + /* 0x99C : gpio_cfg54 */ + union { + struct { + uint32_t reg_gpio_54_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_54_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_54_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_54_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_54_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg54; + + /* 0x9A0 : gpio_cfg55 */ + union { + struct { + uint32_t reg_gpio_55_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_55_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_55_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_55_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_55_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg55; + + /* 0x9A4 : gpio_cfg56 */ + union { + struct { + uint32_t reg_gpio_56_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_56_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_56_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_56_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_56_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg56; + + /* 0x9A8 : gpio_cfg57 */ + union { + struct { + uint32_t reg_gpio_57_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_57_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_57_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_57_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_57_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg57; + + /* 0x9AC : gpio_cfg58 */ + union { + struct { + uint32_t reg_gpio_58_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_58_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_58_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_58_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_58_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg58; + + /* 0x9B0 : gpio_cfg59 */ + union { + struct { + uint32_t reg_gpio_59_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_59_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_59_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_59_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_59_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg59; + + /* 0x9B4 : gpio_cfg60 */ + union { + struct { + uint32_t reg_gpio_60_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_60_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_60_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_60_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_60_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg60; + + /* 0x9B8 : gpio_cfg61 */ + union { + struct { + uint32_t reg_gpio_61_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_61_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_61_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_61_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_61_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg61; + + /* 0x9BC : gpio_cfg62 */ + union { + struct { + uint32_t reg_gpio_62_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_62_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_62_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_62_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_62_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg62; + + /* 0x9C0 : gpio_cfg63 */ + union { + struct { + uint32_t reg_gpio_63_ie : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_gpio_63_smt : 1; /* [ 1], r/w, 0x1 */ + uint32_t reg_gpio_63_drv : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_gpio_63_pu : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_gpio_63_pd : 1; /* [ 5], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg63; + + /* 0x9c4 reserved */ + uint8_t RESERVED0x9c4[256]; + + /* 0xAC4 : gpio_cfg128 */ + union { + struct { + uint32_t reg2_gpio_0_i : 1; /* [ 0], r, 0x0 */ + uint32_t reg2_gpio_1_i : 1; /* [ 1], r, 0x0 */ + uint32_t reg2_gpio_2_i : 1; /* [ 2], r, 0x0 */ + uint32_t reg2_gpio_3_i : 1; /* [ 3], r, 0x0 */ + uint32_t reg2_gpio_4_i : 1; /* [ 4], r, 0x0 */ + uint32_t reg2_gpio_5_i : 1; /* [ 5], r, 0x0 */ + uint32_t reg2_gpio_6_i : 1; /* [ 6], r, 0x0 */ + uint32_t reg2_gpio_7_i : 1; /* [ 7], r, 0x0 */ + uint32_t reg2_gpio_8_i : 1; /* [ 8], r, 0x0 */ + uint32_t reg2_gpio_9_i : 1; /* [ 9], r, 0x0 */ + uint32_t reg2_gpio_10_i : 1; /* [ 10], r, 0x0 */ + uint32_t reg2_gpio_11_i : 1; /* [ 11], r, 0x0 */ + uint32_t reg2_gpio_12_i : 1; /* [ 12], r, 0x0 */ + uint32_t reg2_gpio_13_i : 1; /* [ 13], r, 0x0 */ + uint32_t reg2_gpio_14_i : 1; /* [ 14], r, 0x0 */ + uint32_t reg2_gpio_15_i : 1; /* [ 15], r, 0x0 */ + uint32_t reg2_gpio_16_i : 1; /* [ 16], r, 0x0 */ + uint32_t reg2_gpio_17_i : 1; /* [ 17], r, 0x0 */ + uint32_t reg2_gpio_18_i : 1; /* [ 18], r, 0x0 */ + uint32_t reg2_gpio_19_i : 1; /* [ 19], r, 0x0 */ + uint32_t reg2_gpio_20_i : 1; /* [ 20], r, 0x0 */ + uint32_t reg2_gpio_21_i : 1; /* [ 21], r, 0x0 */ + uint32_t reg2_gpio_22_i : 1; /* [ 22], r, 0x0 */ + uint32_t reg2_gpio_23_i : 1; /* [ 23], r, 0x0 */ + uint32_t reg2_gpio_24_i : 1; /* [ 24], r, 0x0 */ + uint32_t reg2_gpio_25_i : 1; /* [ 25], r, 0x0 */ + uint32_t reg2_gpio_26_i : 1; /* [ 26], r, 0x0 */ + uint32_t reg2_gpio_27_i : 1; /* [ 27], r, 0x0 */ + uint32_t reg2_gpio_28_i : 1; /* [ 28], r, 0x0 */ + uint32_t reg2_gpio_29_i : 1; /* [ 29], r, 0x0 */ + uint32_t reg2_gpio_30_i : 1; /* [ 30], r, 0x0 */ + uint32_t reg2_gpio_31_i : 1; /* [ 31], r, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg128; + + /* 0xAC8 : gpio_cfg129 */ + union { + struct { + uint32_t reg2_gpio_32_i : 1; /* [ 0], r, 0x0 */ + uint32_t reg2_gpio_33_i : 1; /* [ 1], r, 0x0 */ + uint32_t reg2_gpio_34_i : 1; /* [ 2], r, 0x0 */ + uint32_t reg2_gpio_35_i : 1; /* [ 3], r, 0x0 */ + uint32_t reg2_gpio_36_i : 1; /* [ 4], r, 0x0 */ + uint32_t reg2_gpio_37_i : 1; /* [ 5], r, 0x0 */ + uint32_t reg2_gpio_38_i : 1; /* [ 6], r, 0x0 */ + uint32_t reg2_gpio_39_i : 1; /* [ 7], r, 0x0 */ + uint32_t reg2_gpio_40_i : 1; /* [ 8], r, 0x0 */ + uint32_t reg2_gpio_41_i : 1; /* [ 9], r, 0x0 */ + uint32_t reg2_gpio_42_i : 1; /* [ 10], r, 0x0 */ + uint32_t reg2_gpio_43_i : 1; /* [ 11], r, 0x0 */ + uint32_t reg2_gpio_44_i : 1; /* [ 12], r, 0x0 */ + uint32_t reg2_gpio_45_i : 1; /* [ 13], r, 0x0 */ + uint32_t reserved_14_31 : 18; /* [31:14], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg129; + + /* 0xacc reserved */ + uint8_t RESERVED0xacc[24]; + + /* 0xAE4 : gpio_cfg136 */ + union { + struct { + uint32_t reg2_gpio_0_o : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg2_gpio_1_o : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg2_gpio_2_o : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg2_gpio_3_o : 1; /* [ 3], r/w, 0x0 */ + uint32_t reg2_gpio_4_o : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg2_gpio_5_o : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg2_gpio_6_o : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg2_gpio_7_o : 1; /* [ 7], r/w, 0x0 */ + uint32_t reg2_gpio_8_o : 1; /* [ 8], r/w, 0x0 */ + uint32_t reg2_gpio_9_o : 1; /* [ 9], r/w, 0x0 */ + uint32_t reg2_gpio_10_o : 1; /* [ 10], r/w, 0x0 */ + uint32_t reg2_gpio_11_o : 1; /* [ 11], r/w, 0x0 */ + uint32_t reg2_gpio_12_o : 1; /* [ 12], r/w, 0x0 */ + uint32_t reg2_gpio_13_o : 1; /* [ 13], r/w, 0x0 */ + uint32_t reg2_gpio_14_o : 1; /* [ 14], r/w, 0x0 */ + uint32_t reg2_gpio_15_o : 1; /* [ 15], r/w, 0x0 */ + uint32_t reg2_gpio_16_o : 1; /* [ 16], r/w, 0x0 */ + uint32_t reg2_gpio_17_o : 1; /* [ 17], r/w, 0x0 */ + uint32_t reg2_gpio_18_o : 1; /* [ 18], r/w, 0x0 */ + uint32_t reg2_gpio_19_o : 1; /* [ 19], r/w, 0x0 */ + uint32_t reg2_gpio_20_o : 1; /* [ 20], r/w, 0x0 */ + uint32_t reg2_gpio_21_o : 1; /* [ 21], r/w, 0x0 */ + uint32_t reg2_gpio_22_o : 1; /* [ 22], r/w, 0x0 */ + uint32_t reg2_gpio_23_o : 1; /* [ 23], r/w, 0x0 */ + uint32_t reg2_gpio_24_o : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg2_gpio_25_o : 1; /* [ 25], r/w, 0x0 */ + uint32_t reg2_gpio_26_o : 1; /* [ 26], r/w, 0x0 */ + uint32_t reg2_gpio_27_o : 1; /* [ 27], r/w, 0x0 */ + uint32_t reg2_gpio_28_o : 1; /* [ 28], r/w, 0x0 */ + uint32_t reg2_gpio_29_o : 1; /* [ 29], r/w, 0x0 */ + uint32_t reg2_gpio_30_o : 1; /* [ 30], r/w, 0x0 */ + uint32_t reg2_gpio_31_o : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg136; + + /* 0xAE8 : gpio_cfg137 */ + union { + struct { + uint32_t reg2_gpio_32_o : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg2_gpio_33_o : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg2_gpio_34_o : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg2_gpio_35_o : 1; /* [ 3], r/w, 0x0 */ + uint32_t reg2_gpio_36_o : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg2_gpio_37_o : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg2_gpio_38_o : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg2_gpio_39_o : 1; /* [ 7], r/w, 0x0 */ + uint32_t reg2_gpio_40_o : 1; /* [ 8], r/w, 0x0 */ + uint32_t reg2_gpio_41_o : 1; /* [ 9], r/w, 0x0 */ + uint32_t reg2_gpio_42_o : 1; /* [ 10], r/w, 0x0 */ + uint32_t reg2_gpio_43_o : 1; /* [ 11], r/w, 0x0 */ + uint32_t reg2_gpio_44_o : 1; /* [ 12], r/w, 0x0 */ + uint32_t reg2_gpio_45_o : 1; /* [ 13], r/w, 0x0 */ + uint32_t reserved_14_31 : 18; /* [31:14], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg137; + + /* 0xAEC : gpio_cfg138 */ + union { + struct { + uint32_t reg2_gpio_0_set : 1; /* [ 0], w1p, 0x0 */ + uint32_t reg2_gpio_1_set : 1; /* [ 1], w1p, 0x0 */ + uint32_t reg2_gpio_2_set : 1; /* [ 2], w1p, 0x0 */ + uint32_t reg2_gpio_3_set : 1; /* [ 3], w1p, 0x0 */ + uint32_t reg2_gpio_4_set : 1; /* [ 4], w1p, 0x0 */ + uint32_t reg2_gpio_5_set : 1; /* [ 5], w1p, 0x0 */ + uint32_t reg2_gpio_6_set : 1; /* [ 6], w1p, 0x0 */ + uint32_t reg2_gpio_7_set : 1; /* [ 7], w1p, 0x0 */ + uint32_t reg2_gpio_8_set : 1; /* [ 8], w1p, 0x0 */ + uint32_t reg2_gpio_9_set : 1; /* [ 9], w1p, 0x0 */ + uint32_t reg2_gpio_10_set : 1; /* [ 10], w1p, 0x0 */ + uint32_t reg2_gpio_11_set : 1; /* [ 11], w1p, 0x0 */ + uint32_t reg2_gpio_12_set : 1; /* [ 12], w1p, 0x0 */ + uint32_t reg2_gpio_13_set : 1; /* [ 13], w1p, 0x0 */ + uint32_t reg2_gpio_14_set : 1; /* [ 14], w1p, 0x0 */ + uint32_t reg2_gpio_15_set : 1; /* [ 15], w1p, 0x0 */ + uint32_t reg2_gpio_16_set : 1; /* [ 16], w1p, 0x0 */ + uint32_t reg2_gpio_17_set : 1; /* [ 17], w1p, 0x0 */ + uint32_t reg2_gpio_18_set : 1; /* [ 18], w1p, 0x0 */ + uint32_t reg2_gpio_19_set : 1; /* [ 19], w1p, 0x0 */ + uint32_t reg2_gpio_20_set : 1; /* [ 20], w1p, 0x0 */ + uint32_t reg2_gpio_21_set : 1; /* [ 21], w1p, 0x0 */ + uint32_t reg2_gpio_22_set : 1; /* [ 22], w1p, 0x0 */ + uint32_t reg2_gpio_23_set : 1; /* [ 23], w1p, 0x0 */ + uint32_t reg2_gpio_24_set : 1; /* [ 24], w1p, 0x0 */ + uint32_t reg2_gpio_25_set : 1; /* [ 25], w1p, 0x0 */ + uint32_t reg2_gpio_26_set : 1; /* [ 26], w1p, 0x0 */ + uint32_t reg2_gpio_27_set : 1; /* [ 27], w1p, 0x0 */ + uint32_t reg2_gpio_28_set : 1; /* [ 28], w1p, 0x0 */ + uint32_t reg2_gpio_29_set : 1; /* [ 29], w1p, 0x0 */ + uint32_t reg2_gpio_30_set : 1; /* [ 30], w1p, 0x0 */ + uint32_t reg2_gpio_31_set : 1; /* [ 31], w1p, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg138; + + /* 0xAF0 : gpio_cfg139 */ + union { + struct { + uint32_t reg2_gpio_32_set : 1; /* [ 0], w1p, 0x0 */ + uint32_t reg2_gpio_33_set : 1; /* [ 1], w1p, 0x0 */ + uint32_t reg2_gpio_34_set : 1; /* [ 2], w1p, 0x0 */ + uint32_t reg2_gpio_35_set : 1; /* [ 3], w1p, 0x0 */ + uint32_t reg2_gpio_36_set : 1; /* [ 4], w1p, 0x0 */ + uint32_t reg2_gpio_37_set : 1; /* [ 5], w1p, 0x0 */ + uint32_t reg2_gpio_38_set : 1; /* [ 6], w1p, 0x0 */ + uint32_t reg2_gpio_39_set : 1; /* [ 7], w1p, 0x0 */ + uint32_t reg2_gpio_40_set : 1; /* [ 8], w1p, 0x0 */ + uint32_t reg2_gpio_41_set : 1; /* [ 9], w1p, 0x0 */ + uint32_t reg2_gpio_42_set : 1; /* [ 10], w1p, 0x0 */ + uint32_t reg2_gpio_43_set : 1; /* [ 11], w1p, 0x0 */ + uint32_t reg2_gpio_44_set : 1; /* [ 12], w1p, 0x0 */ + uint32_t reg2_gpio_45_set : 1; /* [ 13], w1p, 0x0 */ + uint32_t reserved_14_31 : 18; /* [31:14], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } gpio_cfg139; + + /* 0xAF4 : gpio_cfg140 */ + union { + struct { + uint32_t reg2_gpio_0_clr : 1; /* [ 0], w1p, 0x0 */ + uint32_t reg2_gpio_1_clr : 1; /* [ 1], w1p, 0x0 */ + uint32_t reg2_gpio_2_clr : 1; /* [ 2], w1p, 0x0 */ + uint32_t reg2_gpio_3_clr : 1; /* [ 3], w1p, 0x0 */ + uint32_t reg2_gpio_4_clr : 1; /* [ 4], w1p, 0x0 */ + uint32_t reg2_gpio_5_clr : 1; /* [ 5], w1p, 0x0 */ + uint32_t reg2_gpio_6_clr : 1; /* [ 6], w1p, 0x0 */ + uint32_t reg2_gpio_7_clr : 1; /* [ 7], w1p, 0x0 */ + uint32_t reg2_gpio_8_clr : 1; /* [ 8], w1p, 0x0 */ + uint32_t reg2_gpio_9_clr : 1; /* [ 9], w1p, 0x0 */ + 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_GPIO_H__ +#define __HARDWARE_GPIO_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ +#define GLB_GPIO_CFG0_OFFSET (0x8C4)/* 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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __GPIP_REG_H__ +#define __GPIP_REG_H__ + +#include + +/* 0x0 : gpadc_config */ +#define GPIP_GPADC_CONFIG_OFFSET (0x0) +#define GPIP_GPADC_DMA_EN GPIP_GPADC_DMA_EN +#define GPIP_GPADC_DMA_EN_POS (0U) +#define GPIP_GPADC_DMA_EN_LEN (1U) +#define GPIP_GPADC_DMA_EN_MSK (((1U << GPIP_GPADC_DMA_EN_LEN) - 1) << GPIP_GPADC_DMA_EN_POS) +#define GPIP_GPADC_DMA_EN_UMSK (~(((1U << GPIP_GPADC_DMA_EN_LEN) - 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rsvd, 0x0 */ + } BF; + uint32_t WORD; + } HBN_SRAM; + + /* 0x38 : HBN_PAD_CTRL_0 */ + union { + struct { + uint32_t reg_aon_pad_ie_smt : 9; /* [ 8: 0], r/w, 0x0 */ + uint32_t reserved_9 : 1; /* [ 9], rsvd, 0x0 */ + uint32_t reg_aon_led_sel : 9; /* [18:10], r/w, 0x0 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t reg_en_aon_ctrl_gpio : 9; /* [28:20], r/w, 0x180 */ + uint32_t reserved_29_30 : 2; /* [30:29], rsvd, 0x0 */ + uint32_t reg_aon_gpio_iso_mode : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } HBN_PAD_CTRL_0; + + /* 0x3C : HBN_PAD_CTRL_1 */ + union { + struct { + uint32_t reg_aon_pad_oe : 9; /* [ 8: 0], r/w, 0x0 */ + uint32_t reserved_9 : 1; /* [ 9], rsvd, 0x0 */ + uint32_t reg_aon_pad_pd : 9; /* [18:10], r/w, 0x0 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t reg_aon_pad_pu : 9; /* [28:20], r/w, 0x0 */ + uint32_t reserved_29_31 : 3; /* [31:29], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } HBN_PAD_CTRL_1; + + /* 0x40 reserved */ + uint8_t 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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_I2C_H__ +#define __HARDWARE_I2C_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define I2C_CONFIG_OFFSET (0x0) /* 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __IPC_REG_H__ +#define __IPC_REG_H__ + +#include + +/* 0x0 : Interrupt Set Write Register */ +#define IPC_CPU1_IPC_ISWR_OFFSET (0x0) +#define IPC_CPU1_IPC_ISWR IPC_CPU1_IPC_ISWR +#define IPC_CPU1_IPC_ISWR_POS (0U) +#define IPC_CPU1_IPC_ISWR_LEN (16U) +#define IPC_CPU1_IPC_ISWR_MSK (((1U << IPC_CPU1_IPC_ISWR_LEN) - 1) << IPC_CPU1_IPC_ISWR_POS) +#define IPC_CPU1_IPC_ISWR_UMSK (~(((1U << IPC_CPU1_IPC_ISWR_LEN) - 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_IR_H__ +#define __HARDWARE_IR_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define IRTX_CONFIG_OFFSET (0x0) /* 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_MJPEG_REG_H__ +#define __HARDWARE_MJPEG_REG_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define MJPEG_CONTROL_1_OFFSET (0x0)/* mjpeg_control_1 */ +#define MJPEG_CONTROL_2_OFFSET (0x4)/* mjpeg_control_2 */ +#define MJPEG_YY_FRAME_ADDR_OFFSET (0x08)/* mjpeg_yy_frame_addr */ +#define MJPEG_UV_FRAME_ADDR_OFFSET (0x0C)/* mjpeg_uv_frame_addr */ +#define MJPEG_YUV_MEM_OFFSET (0x10)/* mjpeg_yuv_mem */ +#define MJPEG_JPEG_FRAME_ADDR_OFFSET (0x14)/* jpeg_frame_addr */ +#define MJPEG_JPEG_STORE_MEMORY_OFFSET (0x18)/* jpeg_store_memory */ +#define MJPEG_CONTROL_3_OFFSET (0x1C)/* mjpeg_control_3 */ +#define MJPEG_FRAME_FIFO_POP_OFFSET (0x20)/* mjpeg_frame_fifo_pop */ +#define MJPEG_FRAME_SIZE_OFFSET (0x24)/* mjpeg_frame_size */ +#define MJPEG_HEADER_BYTE_OFFSET (0x28)/* mjpeg_header_byte */ +#define MJPEG_SWAP_MODE_OFFSET (0x30)/* mjpeg_swap_mode */ +#define MJPEG_SWAP_BIT_CNT_OFFSET (0x34)/* mjpeg_swap_bit_cnt */ +#define MJPEG_YUV_MEM_SW_OFFSET (0x38)/* mjpeg_yuv_mem_sw */ +#define MJPEG_Y_FRAME_READ_STATUS_1_OFFSET (0x40)/* mjpeg_Y_frame_read_status_1 */ +#define MJPEG_Y_FRAME_READ_STATUS_2_OFFSET (0x44)/* mjpeg_Y_frame_read_status_2 */ +#define MJPEG_Y_FRAME_WRITE_STATUS_OFFSET (0x48)/* mjpeg_Y_frame_write_status */ +#define MJPEG_UV_FRAME_READ_STATUS_1_OFFSET (0x4C)/* mjpeg_UV_frame_read_status_1 */ +#define MJPEG_UV_FRAME_READ_STATUS_2_OFFSET (0x50)/* mjpeg_UV_frame_read_status_2 */ +#define MJPEG_UV_FRAME_WRITE_STATUS_OFFSET (0x54)/* mjpeg_UV_frame_write_status */ +#define MJPEG_FRAME_W_HBLK_STATUS_OFFSET (0x58)/* mjpeg_frame_w_hblk_status */ +#define MJPEG_START_ADDR0_OFFSET (0x80)/* mjpeg_start_addr0 */ +#define MJPEG_BIT_CNT0_OFFSET (0x84)/* mjpeg_bit_cnt0 */ +#define MJPEG_START_ADDR1_OFFSET (0x88)/* mjpeg_start_addr1 */ +#define MJPEG_BIT_CNT1_OFFSET (0x8C)/* mjpeg_bit_cnt1 */ +#define MJPEG_START_ADDR2_OFFSET (0x90)/* mjpeg_start_addr2 */ +#define MJPEG_BIT_CNT2_OFFSET (0x94)/* mjpeg_bit_cnt2 */ +#define MJPEG_START_ADDR3_OFFSET (0x98)/* mjpeg_start_addr3 */ +#define MJPEG_BIT_CNT3_OFFSET (0x9C)/* mjpeg_bit_cnt3 */ +#define MJPEG_Q_ENC_OFFSET (0x100)/* mjpeg_q_enc */ +#define MJPEG_FRAME_ID_10_OFFSET (0x110)/* mjpeg_frame_id_10 */ +#define MJPEG_FRAME_ID_32_OFFSET (0x114)/* mjpeg_frame_id_32 */ +#define MJPEG_DEBUG_OFFSET (0x1F0)/* mjpeg_debug */ +#define MJPEG_DUMMY_REG_OFFSET (0x1FC)/* mjpeg_dummy_reg */ + +/* Register Bitfield definitions *****************************************************/ + +/* 0x0 : mjpeg_control_1 */ +#define MJPEG_REG_MJPEG_ENABLE (1<<0U) +#define MJPEG_REG_MJPEG_BIT_ORDER (1<<1U) +#define MJPEG_REG_ORDER_U_EVEN (1<<2U) +#define MJPEG_REG_HW_MODE_SWEN (1<<3U) +#define MJPEG_REG_LAST_HF_WBLK_DMY (1<<4U) +#define MJPEG_REG_LAST_HF_HBLK_DMY (1<<5U) +#define MJPEG_REG_REFLECT_DMY (1<<6U) +#define MJPEG_REG_READ_FWRAP (1<<7U) +#define MJPEG_REG_W_XLEN_SHIFT (8U) +#define MJPEG_REG_W_XLEN_MASK (0x7<
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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __MM_GLB_REG_H__ +#define __MM_GLB_REG_H__ + +#include + +/* 0x0 : mm_clk_ctrl_cpu */ +#define MM_GLB_MM_CLK_CTRL_CPU_OFFSET (0x0) +#define MM_GLB_REG_PLL_EN MM_GLB_REG_PLL_EN +#define MM_GLB_REG_PLL_EN_POS (0U) +#define MM_GLB_REG_PLL_EN_LEN (1U) +#define MM_GLB_REG_PLL_EN_MSK (((1U << MM_GLB_REG_PLL_EN_LEN) - 1) << MM_GLB_REG_PLL_EN_POS) +#define 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MM_GLB_TZC_MM_PWRON_RST_LOCK +#define MM_GLB_TZC_MM_PWRON_RST_LOCK_POS (2U) +#define MM_GLB_TZC_MM_PWRON_RST_LOCK_LEN (1U) +#define MM_GLB_TZC_MM_PWRON_RST_LOCK_MSK (((1U << MM_GLB_TZC_MM_PWRON_RST_LOCK_LEN) - 1) << MM_GLB_TZC_MM_PWRON_RST_LOCK_POS) +#define MM_GLB_TZC_MM_PWRON_RST_LOCK_UMSK (~(((1U << MM_GLB_TZC_MM_PWRON_RST_LOCK_LEN) - 1) << MM_GLB_TZC_MM_PWRON_RST_LOCK_POS)) +#define MM_GLB_TZC_MM_CPU0_RESET_LOCK MM_GLB_TZC_MM_CPU0_RESET_LOCK +#define MM_GLB_TZC_MM_CPU0_RESET_LOCK_POS (3U) +#define MM_GLB_TZC_MM_CPU0_RESET_LOCK_LEN (1U) +#define MM_GLB_TZC_MM_CPU0_RESET_LOCK_MSK (((1U << MM_GLB_TZC_MM_CPU0_RESET_LOCK_LEN) - 1) << MM_GLB_TZC_MM_CPU0_RESET_LOCK_POS) +#define MM_GLB_TZC_MM_CPU0_RESET_LOCK_UMSK (~(((1U << MM_GLB_TZC_MM_CPU0_RESET_LOCK_LEN) - 1) << MM_GLB_TZC_MM_CPU0_RESET_LOCK_POS)) +#define MM_GLB_TZC_MM_CLK_LOCK MM_GLB_TZC_MM_CLK_LOCK +#define MM_GLB_TZC_MM_CLK_LOCK_POS (4U) +#define MM_GLB_TZC_MM_CLK_LOCK_LEN (1U) +#define MM_GLB_TZC_MM_CLK_LOCK_MSK (((1U << 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16; /* [15: 0], rsvd, 0x0 */ + uint32_t reg_dp_clk_div_en : 1; /* [ 16], r/w, 0x1 */ + uint32_t reg_dp_clk_sel : 1; /* [ 17], r/w, 0x0 */ + uint32_t reserved_18_19 : 2; /* [19:18], rsvd, 0x0 */ + uint32_t reg_dp_clk_div : 4; /* [23:20], r/w, 0x0 */ + uint32_t reserved_24_31 : 8; /* [31:24], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } dp_clk; + + /* 0xC : codec_clk */ + union { + struct { + uint32_t reserved_0_7 : 8; /* [ 7: 0], rsvd, 0x0 */ + uint32_t reg_h264_clk_div_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t reg_h264_clk_sel : 2; /* [10: 9], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t reg_h264_clk_div : 3; /* [14:12], r/w, 0x0 */ + uint32_t reserved_15_31 : 17; /* [31:15], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } codec_clk; + + /* 0x10 : mm_clk_ctrl_peri */ + union { + struct { + uint32_t reg_i2c0_clk_div : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_i2c0_clk_div_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t reg_i2c0_clk_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t 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MM_MISC_STS_MMINFRA_BERR_UMSK (~(((1U << MM_MISC_STS_MMINFRA_BERR_LEN) - 1) << MM_MISC_STS_MMINFRA_BERR_POS)) +#define MM_MISC_STS_BERR_WRITE MM_MISC_STS_BERR_WRITE +#define MM_MISC_STS_BERR_WRITE_POS (24U) +#define MM_MISC_STS_BERR_WRITE_LEN (1U) +#define MM_MISC_STS_BERR_WRITE_MSK (((1U << MM_MISC_STS_BERR_WRITE_LEN) - 1) << MM_MISC_STS_BERR_WRITE_POS) +#define MM_MISC_STS_BERR_WRITE_UMSK (~(((1U << MM_MISC_STS_BERR_WRITE_LEN) - 1) << MM_MISC_STS_BERR_WRITE_POS)) +#define MM_MISC_STS_CODEC_BERR_WRITE MM_MISC_STS_CODEC_BERR_WRITE +#define MM_MISC_STS_CODEC_BERR_WRITE_POS (25U) +#define MM_MISC_STS_CODEC_BERR_WRITE_LEN (1U) +#define MM_MISC_STS_CODEC_BERR_WRITE_MSK (((1U << MM_MISC_STS_CODEC_BERR_WRITE_LEN) - 1) << MM_MISC_STS_CODEC_BERR_WRITE_POS) +#define MM_MISC_STS_CODEC_BERR_WRITE_UMSK (~(((1U << MM_MISC_STS_CODEC_BERR_WRITE_LEN) - 1) << MM_MISC_STS_CODEC_BERR_WRITE_POS)) +#define MM_MISC_STS_MMCPU_BERR_WRITE MM_MISC_STS_MMCPU_BERR_WRITE +#define MM_MISC_STS_MMCPU_BERR_WRITE_POS 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1; /* [ 29], r, 0x0 */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } CPU_sts1; + + /* 0x10 : CPU_sts2 */ + union { + struct { + uint32_t cpu0_retire_pc_31_0 : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } CPU_sts2; + + /* 0x14 reserved */ + uint8_t RESERVED0x14[4]; + + /* 0x18 : CPU_RTC */ + union { + struct { + uint32_t c906_rtc_div : 10; /* [ 9: 0], r/w, 0xa */ + uint32_t reserved_10_29 : 20; /* [29:10], rsvd, 0x0 */ + uint32_t c906_rtc_rst : 1; /* [ 30], r/w, 0x0 */ + uint32_t c906_rtc_en : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } CPU_RTC; + + /* 0x1C : tzc_mmsys_misc */ + union { + struct { + uint32_t tzc_mm_cpu0_lock : 1; /* [ 0], r, 0x0 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t tzc_mm_sram_lock : 1; /* [ 2], r, 0x0 */ + uint32_t reserved_3_31 : 29; /* [31: 3], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } tzc_mmsys_misc; + + /* 0x20 : peri_apb_ctrl */ + union { + struct { + uint32_t reg_mminfra_berr_int_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_berr_int_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg_codec_berr_int_en : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg_mmcpu_berr_int_en : 1; /* [ 3], r/w, 0x0 */ + uint32_t reserved_4_7 : 4; /* [ 7: 4], rsvd, 0x0 */ + uint32_t reg_mm_x2hs_sp_bypass : 1; /* [ 8], r/w, 0x0 */ + uint32_t reserved_9_15 : 7; /* [15: 9], rsvd, 0x0 */ + uint32_t rg_pclk_force_on : 16; /* [31:16], r/w, 0x0 */ + } BF; + uint32_t WORD; + } peri_apb_ctrl; + + /* 0x24 reserved */ + uint8_t RESERVED0x24[8]; + + /* 0x2C : mm_infra_qos_ctrl */ + union { + struct { + uint32_t reserved_0_1 : 2; /* [ 1: 0], rsvd, 0x0 */ + uint32_t reg_mmcpu0_awqos : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg_mmcpu0_arqos : 1; /* [ 3], r/w, 0x0 */ + uint32_t reserved_4_15 : 12; /* [15: 4], rsvd, 0x0 */ + uint32_t reg_h_wthre_mm2conn : 2; /* [17:16], r/w, 0x0 */ + uint32_t reg_h_wthre_conn2mm : 2; /* [19:18], r/w, 0x0 */ + uint32_t reg_x_wthre_mmhw2pA : 2; /* [21:20], r/w, 0x0 */ + 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IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __PDS_REG_H__ +#define __PDS_REG_H__ + +#include + +/* 0x0 : PDS_CTL */ +#define PDS_CTL_OFFSET (0x0) +#define PDS_START_PS PDS_START_PS +#define PDS_START_PS_POS (0U) +#define PDS_START_PS_LEN (1U) +#define PDS_START_PS_MSK (((1U << PDS_START_PS_LEN) - 1) << PDS_START_PS_POS) +#define PDS_START_PS_UMSK (~(((1U << PDS_START_PS_LEN) - 1) << PDS_START_PS_POS)) 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cr_pds_wb_mem_stby : 1; /* [ 14], r/w, 0x1 */ + uint32_t cr_pds_wb_gate_clk : 1; /* [ 15], r/w, 0x1 */ + uint32_t reserved_16_19 : 4; /* [19:16], rsvd, 0x0 */ + uint32_t cr_pds_usb_pwr_off : 1; /* [ 20], r/w, 0x1 */ + uint32_t cr_pds_usb_reset : 1; /* [ 21], r/w, 0x1 */ + uint32_t cr_pds_usb_mem_stby : 1; /* [ 22], r/w, 0x1 */ + uint32_t cr_pds_usb_gate_clk : 1; /* [ 23], r/w, 0x1 */ + uint32_t cr_pds_misc_pwr_off : 1; /* [ 24], r/w, 0x1 */ + uint32_t cr_pds_misc_reset : 1; /* [ 25], r/w, 0x1 */ + uint32_t cr_pds_misc_mem_stby : 1; /* [ 26], r/w, 0x1 */ + uint32_t cr_pds_misc_gate_clk : 1; /* [ 27], r/w, 0x1 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } PDS_CTL4; + + /* 0x1C : pds_stat */ + union { + struct { + uint32_t ro_pds_state : 5; /* [ 4: 0], r, 0x0 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t ro_pds_rf_state : 5; /* [12: 8], r, 0x0 */ + uint32_t reserved_13_23 : 11; /* [23:13], rsvd, 0x0 */ + uint32_t pds_reset_event : 3; /* [26:24], r, 0x0 */ + uint32_t reserved_27_30 : 4; /* [30:27], rsvd, 0x0 */ + uint32_t pds_clr_reset_event : 1; /* [ 31], w1c, 0x0 */ + } BF; + uint32_t WORD; + } pds_stat; + + /* 0x20 : pds_ram1 */ + union { + struct { + uint32_t cr_ocram_slp : 4; /* [ 3: 0], r/w, 0x0 */ + uint32_t cr_ocram_ret : 4; /* [ 7: 4], r/w, 0x0 */ + uint32_t cr_pds_ram_clk_cnt : 6; /* [13: 8], r/w, 0x8 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t cr_pds_ram_clk2_cnt : 6; /* [21:16], r/w, 0x18 */ + uint32_t reserved_22_23 : 2; /* [23:22], rsvd, 0x0 */ + uint32_t cr_pds_ctrl_np_ram_clk : 1; /* [ 24], r/w, 0x0 */ + uint32_t cr_pds_ctrl_mm_ram_clk : 1; /* [ 25], r/w, 0x0 */ + uint32_t cr_pds_ctrl_wb_ram_clk : 1; /* [ 26], r/w, 0x0 */ + uint32_t cr_pds_ctrl_usb_ram_clk : 1; /* [ 27], r/w, 0x0 */ + uint32_t cr_pds_ctrl_misc_ram_clk : 1; /* [ 28], r/w, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t cr_pds_ctrl_ram_clk2 : 1; /* [ 30], r/w, 0x0 */ + uint32_t cr_pds_ctrl_ram_clk : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } pds_ram1; + + /* 0x24 : PDS_CTL5 */ + union { + struct { + uint32_t cr_np_wfi_mask : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1 : 1; /* [ 1], rsvd, 0x0 */ + uint32_t cr_mm_wfi_mask : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t cr_pico_wfi_mask : 1; /* [ 4], r/w, 0x0 */ + uint32_t reserved_5_7 : 3; /* [ 7: 5], rsvd, 0x0 */ + uint32_t cr_pds_ctrl_usb33 : 1; /* [ 8], r/w, 0x0 */ + uint32_t cr_pds_pd_ldo18io : 1; /* [ 9], r/w, 0x0 */ + uint32_t reserved_10_15 : 6; /* [15:10], rsvd, 0x0 */ + uint32_t cr_pds_gpio_keep_en : 3; /* [18:16], r/w, 0x7 */ + uint32_t reserved_19_31 : 13; /* [31:19], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } PDS_CTL5; + + /* 0x28 : PDS_RAM2 */ + union { + struct { + uint32_t cr_wram_slp : 10; /* [ 9: 0], r/w, 0x0 */ + uint32_t cr_wram_ret : 10; /* [19:10], r/w, 0x0 */ + uint32_t reserved_20_31 : 12; /* [31:20], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } PDS_RAM2; + + /* 0x2c reserved */ + uint8_t RESERVED0x2c[4]; + + /* 0x30 : pds_gpio_i_set */ + union { + struct { + uint32_t cr_pds_gpio_ie_set : 3; /* [ 2: 0], r/w, 0x0 */ + uint32_t cr_pds_gpio_pd_set : 3; /* [ 5: 3], r/w, 0x0 */ + uint32_t cr_pds_gpio_pu_set : 3; /* [ 8: 6], r/w, 0x0 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } pds_gpio_i_set; + + /* 0x34 : pds_gpio_pd_set */ + union { + struct { + uint32_t cr_pds_gpio_set_int_mask : 32; /* [31: 0], r/w, 0xffffffff */ + } BF; + uint32_t WORD; + } pds_gpio_pd_set; + + /* 0x38 reserved */ + uint8_t RESERVED0x38[8]; + + /* 0x40 : pds_gpio_int */ + union { + struct { + uint32_t reserved_0_1 : 2; /* [ 1: 0], rsvd, 0x0 */ + uint32_t pds_gpio_set1_int_clr : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t pds_gpio_set1_int_mode : 4; /* [ 7: 4], r/w, 0x0 */ + uint32_t reserved_8_9 : 2; /* [ 9: 8], rsvd, 0x0 */ + uint32_t pds_gpio_set2_int_clr : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t pds_gpio_set2_int_mode : 4; /* [15:12], r/w, 0x0 */ + uint32_t reserved_16_17 : 2; /* [17:16], rsvd, 0x0 */ + uint32_t pds_gpio_set3_int_clr : 1; /* [ 18], r/w, 0x0 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t pds_gpio_set3_int_mode : 4; /* [23:20], r/w, 0x0 */ + uint32_t reserved_24_25 : 2; /* [25:24], rsvd, 0x0 */ + uint32_t pds_gpio_set4_int_clr : 1; /* [ 26], r/w, 0x0 */ + uint32_t reserved_27 : 1; /* [ 27], rsvd, 0x0 */ + uint32_t pds_gpio_set4_int_mode : 4; /* [31:28], r/w, 0x0 */ + } BF; + uint32_t WORD; + } pds_gpio_int; + + /* 0x44 : pds_gpio_stat */ + union { + struct { + uint32_t pds_gpio_int_stat : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } pds_gpio_stat; + + /* 0x48 reserved */ + uint8_t RESERVED0x48[200]; + + /* 0x110 : cpu_core_cfg0 */ + union { + struct { + uint32_t reserved_0_27 : 28; /* [27: 0], rsvd, 0x0 */ + uint32_t reg_pico_clk_en : 1; /* [ 28], r/w, 0x0 */ + uint32_t e902_dfs_req : 1; /* [ 29], r/w, 0x0 */ + uint32_t e902_dfs_ack : 1; /* [ 30], r, 0x0 */ + uint32_t reserved_31 : 1; /* [ 31], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg0; + + /* 0x114 : cpu_core_cfg1 */ + union { + struct { + uint32_t reserved_0_3 : 4; /* [ 3: 0], rsvd, 0x0 */ + uint32_t reg_pll_sel : 2; /* [ 5: 4], r/w, 0x3 */ + uint32_t reserved_6_7 : 2; /* [ 7: 6], rsvd, 0x0 */ + uint32_t reg_mcu1_clk_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg1; + + /* 0x118 reserved */ + uint8_t RESERVED0x118[20]; + + /* 0x12C : cpu_core_cfg7 */ + union { + struct { + uint32_t reg_pico_div : 8; /* [ 7: 0], r/w, 0x1 */ + uint32_t reserved_8_27 : 20; /* [27: 8], rsvd, 0x0 */ + uint32_t e902_lpmd_b : 2; /* [29:28], r, 0x0 */ + uint32_t reserved_30 : 1; /* [ 30], rsvd, 0x0 */ + uint32_t pico_rst_mask : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg7; + + /* 0x130 : cpu_core_cfg8 */ + union { + struct { + uint32_t e902_rtc_div : 10; /* [ 9: 0], r/w, 0xa */ + uint32_t reserved_10_29 : 20; /* [29:10], rsvd, 0x0 */ + uint32_t e902_rtc_rst : 1; /* [ 30], r/w, 0x0 */ + uint32_t e902_rtc_en : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg8; + + /* 0x134 : cpu_core_cfg9 */ + union { + struct { + uint32_t pico_rtc_cnt_l : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg9; + + /* 0x138 : cpu_core_cfg10 */ + union { + struct { + uint32_t pico_rtc_cnt_h : 32; /* [31: 0], r, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg10; + + /* 0x13c reserved */ + uint8_t RESERVED0x13c[4]; + + /* 0x140 : cpu_core_cfg12 */ + union { + struct { + uint32_t e902_iahbl_base : 12; /* [11: 0], r/w, 0x0 */ + uint32_t reserved_12_15 : 4; /* [15:12], rsvd, 0x0 */ + uint32_t e902_iahbl_mask : 12; /* [27:16], r/w, 0x0 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } cpu_core_cfg12; + + /* 0x144 : cpu_core_cfg13 */ + union { + struct { + uint32_t e902_rst_addr : 32; /* [31: 0], r/w, 0x22010000 */ + } BF; + uint32_t WORD; + } cpu_core_cfg13; + + /* 0x148 : cpu_core_cfg14 */ + union { + struct { + uint32_t e906_rst_addr : 32; /* [31: 0], r/w, 0x90000000 */ + } BF; + uint32_t WORD; + } cpu_core_cfg14; + + /* 0x14C : tzc_pds */ + union { + struct { + uint32_t cr_e902_cfg_wr_lock : 1; /* [ 0], r/w, 0x0 */ + uint32_t cr_e906_cfg_wr_lock : 1; /* [ 1], r/w, 0x0 */ + uint32_t reserved_2_31 : 30; /* [31: 2], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } tzc_pds; + + /* 0x150 reserved */ + uint8_t RESERVED0x150[432]; + + /* 0x300 : rc32m_ctrl0 */ + union { + struct { + uint32_t rc32m_cal_done : 1; /* [ 0], r, 0x0 */ + uint32_t rc32m_rdy : 1; /* [ 1], r, 0x0 */ + uint32_t rc32m_cal_inprogress : 1; /* [ 2], r, 0x0 */ + uint32_t rc32m_cal_div : 2; /* [ 4: 3], r/w, 0x3 */ + uint32_t rc32m_cal_precharge : 1; /* [ 5], r, 0x0 */ + uint32_t rc32m_dig_code_fr_cal : 8; /* [13: 6], r, 0x0 */ + uint32_t reserved_14_16 : 3; /* [16:14], rsvd, 0x0 */ + uint32_t rc32m_allow_cal : 1; /* [ 17], r/w, 0x0 */ + uint32_t rc32m_refclk_half : 1; /* [ 18], r/w, 0x0 */ + uint32_t rc32m_ext_code_en : 1; /* [ 19], r/w, 0x1 */ + uint32_t rc32m_cal_en : 1; /* [ 20], r/w, 0x0 */ + uint32_t rc32m_pd : 1; /* [ 21], r/w, 0x0 */ + uint32_t rc32m_code_fr_ext : 8; /* [29:22], r/w, 0x60 */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } rc32m_ctrl0; + + /* 0x304 : rc32m_ctrl1 */ + union { + struct { + uint32_t rc32m_test_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t rc32m_soft_rst : 1; /* [ 1], r/w, 0x0 */ + uint32_t rc32m_clk_soft_rst : 1; /* [ 2], r/w, 0x0 */ + uint32_t rc32m_clk_inv : 1; /* [ 3], r/w, 0x0 */ + uint32_t rc32m_clk_force_on : 1; /* [ 4], r/w, 0x0 */ + uint32_t reserved_5_23 : 19; /* [23: 5], rsvd, 0x0 */ + uint32_t rc32m_reserved : 8; /* [31:24], r/w, 0xf */ + } BF; + uint32_t WORD; + } rc32m_ctrl1; + + /* 0x308 reserved */ + uint8_t RESERVED0x308[248]; + + /* 0x400 : pu_rst_clkpll */ + union { + struct { + uint32_t reserved_0_8 : 9; /* [ 8: 0], rsvd, 0x0 */ + uint32_t cr_pds_pu_clkpll_sfreg : 1; /* [ 9], r/w, 0x0 */ + uint32_t cr_pds_pu_clkpll : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } pu_rst_clkpll; + + /* 0x404 reserved */ + uint8_t RESERVED0x404[252]; + + /* 0x500 : usb_ctl */ + union { + struct { + uint32_t reg_usb_sw_rst_n : 1; /* [ 0], r/w, 0x1 */ + uint32_t reg_usb_ext_susp_n : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg_usb_wakeup : 1; /* [ 2], r/w, 0x0 */ + uint32_t reg_usb_l1_wakeup : 1; /* [ 3], r/w, 0x0 */ + uint32_t reg_usb_drvbus_pol : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_usb_iddig : 1; /* [ 5], r/w, 0x1 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } usb_ctl; + + /* 0x504 : usb_phy_ctrl */ + union { + struct { + uint32_t reg_usb_phy_ponrst : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_usb_phy_oscouten : 1; /* [ 1], r/w, 0x0 */ + uint32_t reg_usb_phy_xtlsel : 2; /* [ 3: 2], r/w, 0x0 */ + uint32_t reg_usb_phy_outclksel : 1; /* [ 4], r/w, 0x0 */ + uint32_t reg_usb_phy_pllaliv : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_pu_usb20_psw : 1; /* [ 6], r/w, 0x0 */ + uint32_t reserved_7_31 : 25; /* [31: 7], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } usb_phy_ctrl; + + /* 0x508 reserved */ + uint8_t RESERVED0x508[1272]; + + /* 0xA00 : touch channel, clock, ana config1 */ + union { + struct { + uint32_t touch_vref_sel : 3; /* [ 2: 0], r/w, 0x3 */ + uint32_t touch_vldo_sel : 3; /* [ 5: 3], r/w, 0x3 */ + uint32_t touch_comp_hys_sel : 1; /* [ 6], r/w, 0x0 */ + uint32_t touch_current_sel : 1; /* [ 7], r/w, 0x0 */ + uint32_t reserved_8_15 : 8; /* [15: 8], rsvd, 0x0 */ + uint32_t touch_clk_sel : 1; /* [ 16], r/w, 0x1 */ + uint32_t touch_clk_div_ratio : 3; /* [19:17], r/w, 0x1 */ + uint32_t touch_pcharge_high : 3; /* [22:20], r/w, 0x2 */ + uint32_t touch_pcharge_low : 3; /* [25:23], r/w, 0x1 */ + uint32_t touch_cont_en : 1; /* [ 26], r/w, 0x0 */ + uint32_t touch_cycle_en : 1; /* [ 27], r/w, 0x0 */ + uint32_t touch_ulp_en : 1; /* [ 28], r/w, 0x0 */ + uint32_t reserved_29 : 1; /* [ 29], rsvd, 0x0 */ + uint32_t pu_touch : 1; /* [ 30], r/w, 0x0 */ + uint32_t reserved_31 : 1; /* [ 31], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } touch1; + + /* 0xA04 : touch channel, clock, ana config2 */ + union { + struct { + uint32_t touch_channel_sel : 4; /* [ 3: 0], r/w, 0x0 */ + uint32_t touch_channel0_highz_en : 1; /* [ 4], r/w, 0x1 */ + uint32_t touch_channel1_highz_en : 1; /* [ 5], r/w, 0x1 */ + uint32_t touch_channel2_highz_en : 1; /* [ 6], r/w, 0x1 */ + uint32_t touch_channel3_highz_en : 1; /* [ 7], r/w, 0x1 */ + uint32_t touch_channel4_highz_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t touch_channel5_highz_en : 1; /* [ 9], r/w, 0x1 */ + uint32_t touch_channel6_highz_en : 1; /* [ 10], r/w, 0x1 */ + uint32_t touch_channel7_highz_en : 1; /* [ 11], r/w, 0x1 */ + uint32_t touch_channel8_highz_en : 1; /* [ 12], r/w, 0x1 */ + uint32_t touch_channel9_highz_en : 1; /* [ 13], r/w, 0x1 */ + uint32_t touch_channel10_highz_en : 1; /* [ 14], r/w, 0x1 */ + uint32_t touch_channel11_highz_en : 1; /* [ 15], r/w, 0x1 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } touch2; + + /* 0xA08 : touch data process */ + union { + struct { + uint32_t touch_channel_cal_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t touch_force_value_en : 1; /* [ 1], r/w, 0x0 */ + uint32_t touch_data_hys_en : 1; /* [ 2], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t touch_lta_en : 1; /* [ 4], r/w, 0x0 */ + uint32_t touch_lta_order : 3; /* [ 7: 5], r/w, 0x3 */ + uint32_t touch_flt_en : 1; /* [ 8], r/w, 0x0 */ + uint32_t touch_flt_order : 3; /* [11: 9], r/w, 0x3 */ + uint32_t touch_self_mutual_sel : 1; /* [ 12], r/w, 0x0 */ + uint32_t touch_vldo_ccsel : 2; /* [14:13], r/w, 0x0 */ + uint32_t reserved_15_17 : 3; /* [17:15], rsvd, 0x0 */ + uint32_t ten_touch : 1; /* [ 18], r/w, 0x0 */ + uint32_t reserved_19_31 : 13; /* [31:19], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } touch3; + + /* 0xA0C : Touch_sleep_time */ + union { + struct { + uint32_t touch_sleep_cycle : 23; /* [22: 0], r/w, 0x7ffff */ + uint32_t reserved_23_31 : 9; /* [31:23], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Touch_sleep_time; + + /* 0xA10 : touch_data_hystersis */ + union { + struct { + uint32_t touch_data_hys : 9; /* [ 8: 0], r/w, 0x0 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } touch_data_hystersis; + + /* 0xA14 : Channel_force_data_0 */ + union { + struct { + uint32_t touch_force_data_ch0 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch1 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_0; + + /* 0xA18 : Channel_force_data_1 */ + union { + struct { + uint32_t touch_force_data_ch2 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch3 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_1; + + /* 0xA1C : Channel_force_data_2 */ + union { + struct { + uint32_t touch_force_data_ch4 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch5 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_2; + + /* 0xA20 : Channel_force_data_3 */ + union { + struct { + uint32_t touch_force_data_ch6 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch7 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_3; + + /* 0xA24 : Channel_force_data_4 */ + union { + struct { + uint32_t touch_force_data_ch8 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch9 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_4; + + /* 0xA28 : Channel_force_data_5 */ + union { + struct { + uint32_t touch_force_data_ch10 : 16; /* [15: 0], r/w, 0x400 */ + uint32_t touch_force_data_ch11 : 16; /* [31:16], r/w, 0x400 */ + } BF; + uint32_t WORD; + } Channel_force_data_5; + + /* 0xA2C : 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WORD; + } Channel_vth_data_2; + + /* 0xA38 : Channel_raw_data_0 */ + union { + struct { + uint32_t touch_raw_data_ch0 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_0; + + /* 0xA3C : Channel_raw_data_1 */ + union { + struct { + uint32_t touch_raw_data_ch1 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_1; + + /* 0xA40 : Channel_raw_data_2 */ + union { + struct { + uint32_t touch_raw_data_ch2 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_2; + + /* 0xA44 : Channel_raw_data_3 */ + union { + struct { + uint32_t touch_raw_data_ch3 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_3; + + /* 0xA48 : Channel_raw_data_4 */ + union { + struct { + uint32_t touch_raw_data_ch4 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_4; + + /* 0xA4C : Channel_raw_data_5 */ + union { + struct { + uint32_t touch_raw_data_ch5 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_5; + + /* 0xA50 : Channel_raw_data_6 */ + union { + struct { + uint32_t touch_raw_data_ch6 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_6; + + /* 0xA54 : Channel_raw_data_7 */ + union { + struct { + uint32_t touch_raw_data_ch7 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } Channel_raw_data_7; + + /* 0xA58 : Channel_raw_data_8 */ + union { + struct { + uint32_t touch_raw_data_ch8 : 16; /* [15: 0], R, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __PSRAM_REG_H__ +#define __PSRAM_REG_H__ + +#include + +/* 0x0 : psram_configure */ +#define PSRAM_CONFIGURE_OFFSET (0x0) +#define PSRAM_REG_VENDOR_SEL PSRAM_REG_VENDOR_SEL +#define PSRAM_REG_VENDOR_SEL_POS (0U) +#define PSRAM_REG_VENDOR_SEL_LEN (3U) +#define PSRAM_REG_VENDOR_SEL_MSK (((1U << PSRAM_REG_VENDOR_SEL_LEN) - 1) << PSRAM_REG_VENDOR_SEL_POS) +#define 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+ uint32_t reg_pwrap_sw_sht_b : 4; /* [19:16], r/w, 0x8 */ + uint32_t reserved_20_22 : 3; /* [22:20], rsvd, 0x0 */ + uint32_t reg_pwrap_sw_en : 1; /* [ 23], r/w, 0x0 */ + uint32_t reg_addr_mask : 8; /* [31:24], r/w, 0x1f */ + } BF; + uint32_t WORD; + } psram_manual_control2; + + /* 0x10 : winbond_psram_configure */ + union { + struct + { + uint32_t reg_wb_latency : 4; /* [ 3: 0], r/w, 0x2 */ + uint32_t reg_wb_drive_st : 3; /* [ 6: 4], r/w, 0x0 */ + uint32_t reg_wb_hybrid_en : 1; /* [ 7], r/w, 0x1 */ + uint32_t reg_wb_burst_length : 3; /* [10: 8], r/w, 0x7 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t reg_wb_fix_latency : 1; /* [ 12], r/w, 0x1 */ + uint32_t reg_wb_dpd_dis : 1; /* [ 13], r/w, 0x1 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t reg_wb_pasr : 5; /* [20:16], r/w, 0x0 */ + uint32_t reserved_21_23 : 3; /* [23:21], rsvd, 0x0 */ + uint32_t reg_wb_hybrid_slp : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_wb_linear_dis : 1; /* [ 25], r/w, 0x0 */ + uint32_t reserved_26_28 : 3; /* [28:26], rsvd, 0x0 */ + uint32_t reg_wb_ipd : 1; /* [ 29], r/w, 0x0 */ + uint32_t reg_wb_mclk_type : 1; /* [ 30], r/w, 0x1 */ + uint32_t reg_wb_sw_rst : 1; /* [ 31], r/w, 0x0 */ + } BF; + uint32_t WORD; + } winbond_psram_configure; + + /* 0x14 : winbond_psram_status */ + union { + struct + { + uint32_t sts_wb_latency : 4; /* [ 3: 0], r, 0x2 */ + uint32_t sts_wb_drive_st : 3; /* [ 6: 4], r, 0x0 */ + uint32_t sts_wb_hybrid_en : 1; /* [ 7], r, 0x1 */ + uint32_t sts_wb_burst_length : 3; /* [10: 8], r, 0x3 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t sts_wb_fix_latency : 1; /* [ 12], r, 0x1 */ + uint32_t sts_wb_dpd_dis : 1; /* [ 13], r, 0x1 */ + uint32_t reserved_14_15 : 2; /* [15:14], rsvd, 0x0 */ + uint32_t sts_wb_pasr : 5; /* [20:16], r, 0x0 */ + uint32_t reserved_21_23 : 3; /* [23:21], rsvd, 0x0 */ + uint32_t sts_wb_hybrid_slp : 1; /* [ 24], r, 0x0 */ + uint32_t reserved_25_29 : 5; /* [29:25], rsvd, 0x0 */ + uint32_t sts_wb_mclk_type : 1; /* [ 30], r, 0x1 */ + uint32_t reserved_31 : 1; /* [ 31], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } winbond_psram_status; + + /* 0x18 : winbond_psram_configure2 */ + union { + struct + { + uint32_t reg_wb_zq_code : 4; /* [ 3: 0], r/w, 0x0 */ + uint32_t reserved_4_31 : 28; /* [31: 4], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } winbond_psram_configure2; + + /* 0x1c reserved */ + uint8_t RESERVED0x1c[4]; + + /* 0x20 : apmemory_psram_configure */ + union { + struct + { + uint32_t reg_ap_burst_length : 2; /* [ 1: 0], r/w, 0x1 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t reg_ap_burst_type : 1; /* [ 4], r/w, 0x1 */ + uint32_t reg_ap_rbx : 1; /* [ 5], r/w, 0x0 */ + uint32_t reg_ap_dpd : 1; /* [ 6], r/w, 0x0 */ + uint32_t reg_ap_sleep : 1; /* [ 7], r/w, 0x0 */ + uint32_t reg_ap_pasr : 3; /* [10: 8], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t reg_ap_w_latency_code : 3; /* [14:12], r/w, 0x2 */ + uint32_t reserved_15 : 1; /* [ 15], rsvd, 0x0 */ + uint32_t reg_ap_drive_st : 2; /* [17:16], r/w, 0x1 */ + uint32_t reg_ap_rf : 2; /* [19:18], r/w, 0x0 */ + uint32_t reg_ap_r_latency_code : 3; /* [22:20], r/w, 0x2 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t reg_ap_r_latency_type : 1; /* [ 24], r/w, 0x0 */ + uint32_t reg_ap_linear_dis : 1; /* [ 25], r/w, 0x0 */ + uint32_t reserved_26_27 : 2; /* [27:26], rsvd, 0x0 */ + uint32_t reg_glb_reset_pulse : 1; /* [ 28], w1p, 0x0 */ + uint32_t reserved_29_31 : 3; /* [31:29], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } apmemory_psram_configure; + + /* 0x24 : apmemory_psram_status */ + union { + struct + { + uint32_t sts_ap_burst_length : 2; /* [ 1: 0], r, 0x1 */ + uint32_t reserved_2_3 : 2; /* [ 3: 2], rsvd, 0x0 */ + uint32_t sts_ap_burst_type : 1; /* [ 4], r, 0x1 */ + uint32_t sts_ap_rbx : 1; /* [ 5], r, 0x0 */ + uint32_t sts_ap_x16_mode : 1; /* [ 6], r, 0x0 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t sts_ap_pasr : 3; /* [10: 8], r, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t sts_ap_w_latency_code : 3; /* [14:12], r, 0x2 */ + uint32_t reserved_15 : 1; /* [ 15], rsvd, 0x0 */ + uint32_t sts_ap_drive_st : 2; /* [17:16], r, 0x1 */ + uint32_t sts_ap_rf : 2; /* [19:18], r, 0x0 */ + uint32_t sts_ap_r_latency_code : 3; /* [22:20], r, 0x2 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t sts_ap_r_latency_type : 1; /* [ 24], r, 0x0 */ + uint32_t reserved_25_31 : 7; /* [31:25], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } apmemory_psram_status; + + /* 0x28 reserved */ + uint8_t RESERVED0x28[8]; + + /* 0x30 : psram_manual_control3 */ + union { + struct + { + uint32_t reg_adq_rel_val : 7; /* [ 6: 0], r/w, 0x20 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t reg_wrap2incr_en : 1; /* [ 8], r/w, 0x1 */ + uint32_t reserved_9_31 : 23; /* [31: 9], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } psram_manual_control3; + + /* 0x34 reserved */ + uint8_t RESERVED0x34[76]; + + /* 0x80 : psram_intf_delay_ctrl0 */ + union { + struct + { + uint32_t reg_delay_sel_o_dqs_oen0 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_ceb : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_clk_n : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_clk : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl0; + + /* 0x84 : psram_intf_delay_ctrl1 */ + union { + struct + { + uint32_t reg_delay_sel_o_adq1 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq0 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq_oen0 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_dqs0 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl1; + + /* 0x88 : psram_intf_delay_ctrl2 */ + union { + struct + { + uint32_t reg_delay_sel_o_adq5 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq4 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq3 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq2 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl2; + + /* 0x8C : psram_intf_delay_ctrl3 */ + union { + struct + { + uint32_t reg_delay_sel_i_adq1 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq0 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq7 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq6 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl3; + + /* 0x90 : psram_intf_delay_ctrl4 */ + union { + struct + { + uint32_t reg_delay_sel_i_adq5 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq4 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq3 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq2 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl4; + + /* 0x94 : psram_intf_delay_ctrl5 */ + union { + struct + { + uint32_t reg_delay_sel_i_dqs0 : 16; /* [15: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq7 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq6 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl5; + + /* 0x98 : psram_intf_delay_ctrl6 */ + union { + struct + { + uint32_t reg_delay_sel_o_adq9 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq8 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq_oen1 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_dqs1 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl6; + + /* 0x9C : psram_intf_delay_ctrl7 */ + union { + struct + { + uint32_t reg_delay_sel_o_adq13 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq12 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq11 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq10 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl7; + + /* 0xA0 : psram_intf_delay_ctrl8 */ + union { + struct + { + uint32_t reg_delay_sel_i_adq9 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq8 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq15 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_o_adq14 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl8; + + /* 0xA4 : psram_intf_delay_ctrl9 */ + union { + struct + { + uint32_t reg_delay_sel_i_adq13 : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq12 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq11 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq10 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrl9; + + /* 0xA8 : psram_intf_delay_ctrlA */ + union { + struct + { + uint32_t reg_delay_sel_i_dqs1 : 16; /* [15: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq15 : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_delay_sel_i_adq14 : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrlA; + + /* 0xAC : psram_intf_delay_ctrlB */ + union { + struct + { + uint32_t reg_delay_sel_o_dqs_mask : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_delay_sel_o_dqs_oen1 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reserved_16_31 : 16; /* [31:16], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } psram_intf_delay_ctrlB; + + /* 0xb0 reserved */ + uint8_t RESERVED0xb0[16]; + + /* 0xC0 : psram_dbg_sel */ + union { + struct + { + uint32_t reg_psram_dbg_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t reg_psram_dbg_sel : 4; /* [ 7: 4], r/w, 0x0 */ + uint32_t reserved_8_31 : 24; /* [31: 8], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } psram_dbg_sel; + + /* 0xc4 reserved */ + uint8_t RESERVED0xc4[44]; + + /* 0xF0 : psram_dummy_reg */ + union { + struct + { + uint32_t reg_psram_dummy_reg : 32; /* [31: 0], r/w, 0xffff0000 */ + } BF; + uint32_t WORD; + } psram_dummy_reg; + + /* 0xF4 : psram_timeout_reg */ + union { + struct + { + uint32_t reg_timeout_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_timeout_clr : 1; /* [ 1], r/w, 0x0 */ + uint32_t sts_timeout : 1; /* [ 2], r, 0x0 */ + uint32_t reserved_3_15 : 13; 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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{ + struct { + uint32_t reg_uhs_latency : 3; /* [ 2: 0], r/w, 0x5 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t reg_uhs_drive_st : 4; /* [ 7: 4], r/w, 0xa */ + uint32_t reg_uhs_bl_16 : 1; /* [ 8], r/w, 0x0 */ + uint32_t reg_uhs_bl_32 : 1; /* [ 9], r/w, 0x0 */ + uint32_t reg_uhs_bl_64 : 1; /* [ 10], r/w, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } UHS_psram_configure; + + /* 0x24 : UHS_psram_status */ + union { + struct { + uint32_t sts_uhs_latency : 3; /* [ 2: 0], r, 0x5 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t sts_uhs_drive_st : 4; /* [ 7: 4], r, 0xa */ + uint32_t sts_uhs_bl_16 : 1; /* [ 8], r, 0x0 */ + uint32_t sts_uhs_bl_32 : 1; /* [ 9], r, 0x0 */ + uint32_t sts_uhs_bl_64 : 1; /* [ 10], r, 0x0 */ + uint32_t reserved_11_31 : 21; /* [31:11], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } UHS_psram_status; + + /* 0x28 reserved */ + uint8_t RESERVED0x28[8]; + + /* 0x30 : UHS_timing_ctrl */ + union { + struct { + uint32_t reg_trc_cycle : 8; /* [ 7: 0], r/w, 0x0 */ + uint32_t reg_tcphr_cycle : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_tcphw_cycle : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_trfc_cycle : 8; /* [31:24], r/w, 0x0 */ + } BF; + uint32_t WORD; + } UHS_timing_ctrl; + + /* 0x34 : UHS_rsvd_reg */ + union { + struct { + uint32_t reg_mr0_7 : 1; /* [ 0], r/w, 0x0 */ + uint32_t reg_mr2_2_0 : 3; /* [ 3: 1], r/w, 0x0 */ + uint32_t reg_mr2_7_6 : 2; /* [ 5: 4], r/w, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } UHS_rsvd_reg; + + /* 0x38 reserved */ + uint8_t RESERVED0x38[136]; + + /* 0xC0 : UHS_dbg_sel */ + union { + struct { + uint32_t reg_psram_dbg_en : 1; /* [ 0], r/w, 0x0 */ + uint32_t reserved_1_3 : 3; /* [ 3: 1], rsvd, 0x0 */ + uint32_t reg_psram_dbg_sel : 4; /* [ 7: 4], r/w, 0x0 */ + uint32_t reserved_8_31 : 24; /* [31: 8], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } UHS_dbg_sel; + + /* 0xc4 reserved */ + uint8_t RESERVED0xc4[44]; + + /* 0xF0 : UHS_dummy_reg */ + union { + struct { + uint32_t reg_psram_dummy_reg : 32; /* [31: 0], r/w, 0xffff0000 */ + } BF; + uint32_t WORD; + } UHS_dummy_reg; + + /* 0xf4 reserved */ + uint8_t RESERVED0xf4[12]; + + /* 0x100 : phy_cfg_00 */ + union { + struct { + uint32_t dqs_rdy : 1; /* [ 0], r, 0x0 */ + uint32_t reserved_1_7 : 7; /* [ 7: 1], rsvd, 0x0 */ + uint32_t ck_sr : 2; /* [ 9: 8], r/w, 0x0 */ + uint32_t reserved_10_14 : 5; /* [14:10], rsvd, 0x0 */ + uint32_t clk0_polarity : 1; /* [ 15], r/w, 0x0 */ + uint32_t ck_dly_drv : 4; /* [19:16], r/w, 0x8 */ + uint32_t cen_sr : 2; /* [21:20], r/w, 0x0 */ + uint32_t reserved_22_27 : 6; /* [27:22], rsvd, 0x0 */ + uint32_t cen_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_00; + + /* 0x104 : phy_cfg_04 */ + union { + struct { + uint32_t reserved_0_3 : 4; /* [ 3: 0], rsvd, 0x0 */ + uint32_t dm1_sr : 2; /* [ 5: 4], r/w, 0x0 */ + uint32_t reserved_6_11 : 6; /* [11: 6], rsvd, 0x0 */ + uint32_t dm1_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t reserved_16_19 : 4; /* [19:16], rsvd, 0x0 */ + uint32_t dm0_sr : 2; /* [21:20], r/w, 0x0 */ + uint32_t reserved_22_27 : 6; /* [27:22], rsvd, 0x0 */ + uint32_t dm0_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_04; + + /* 0x108 : phy_cfg_08 */ + union { + struct { + uint32_t dq1_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq1_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq1_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq0_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq0_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq0_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_08; + + /* 0x10C : phy_cfg_0C */ + union { + struct { + uint32_t dq3_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq3_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq3_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq2_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq2_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq2_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_0C; + + /* 0x110 : phy_cfg_10 */ + union { + struct { + uint32_t dq5_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq5_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq5_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq4_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq4_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq4_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_10; + + /* 0x114 : phy_cfg_14 */ + union { + struct { + uint32_t dq7_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq7_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq7_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq6_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq6_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq6_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_14; + + /* 0x118 : phy_cfg_18 */ + union { + struct { + uint32_t dq9_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq9_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq9_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq8_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq8_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq8_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_18; + + /* 0x11C : phy_cfg_1C */ + union { + struct { + uint32_t dq11_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq11_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq11_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq10_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq10_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq10_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_1C; + + /* 0x120 : phy_cfg_20 */ + union { + struct { + uint32_t dq13_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq13_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq13_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq12_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq12_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq12_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_20; + + /* 0x124 : phy_cfg_24 */ + union { + struct { + uint32_t dq15_sr : 2; /* [ 1: 0], r/w, 0x0 */ + uint32_t reserved_2_7 : 6; /* [ 7: 2], rsvd, 0x0 */ + uint32_t dq15_dly_rx : 4; /* [11: 8], r/w, 0x1 */ + uint32_t dq15_dly_drv : 4; /* [15:12], r/w, 0x8 */ + uint32_t dq14_sr : 2; /* [17:16], r/w, 0x0 */ + uint32_t reserved_18_23 : 6; /* [23:18], rsvd, 0x0 */ + uint32_t dq14_dly_rx : 4; /* [27:24], r/w, 0x1 */ + uint32_t dq14_dly_drv : 4; /* [31:28], r/w, 0x8 */ + } BF; + uint32_t WORD; + } phy_cfg_24; + + /* 0x128 : phy_cfg_28 */ + union { + struct { + uint32_t reserved_0_7 : 8; /* [ 7: 0], rsvd, 0x0 */ + uint32_t dqs0n_dly_rx : 4; /* [11: 8], r/w, 0x3 */ + uint32_t dqs0_sr : 2; /* [13:12], r/w, 0x0 */ + uint32_t dqs0_sel : 2; /* [15:14], r/w, 0x0 */ + uint32_t reserved_16_19 : 4; /* [19:16], rsvd, 0x0 */ + uint32_t dqs0_dly_rx : 4; /* [23:20], r/w, 0x3 */ + uint32_t dqs0_dly_drv : 4; /* [27:24], r/w, 0x8 */ + uint32_t dqs0_diff_dly_rx : 4; /* [31:28], r/w, 0x3 */ + } BF; + uint32_t WORD; + } phy_cfg_28; + + /* 0x12C : phy_cfg_2C */ + union { + struct { + uint32_t ipp5un_lpddr : 1; /* [ 0], r/w, 0x0 */ + uint32_t en_rx_fe : 1; /* [ 1], r/w, 0x1 */ + uint32_t en_bias : 1; /* [ 2], r/w, 0x1 */ + uint32_t reserved_3_7 : 5; /* [ 7: 3], rsvd, 0x0 */ + uint32_t dqs1n_dly_rx : 4; /* [11: 8], r/w, 0x3 */ + uint32_t dqs1_sr : 2; /* [13:12], r/w, 0x0 */ + uint32_t dqs1_sel : 2; /* [15:14], r/w, 0x0 */ + uint32_t reserved_16_19 : 4; /* [19:16], rsvd, 0x0 */ + uint32_t dqs1_dly_rx : 4; /* [23:20], r/w, 0x3 */ + uint32_t dqs1_dly_drv : 4; /* [27:24], r/w, 0x8 */ + uint32_t dqs1_diff_dly_rx : 4; /* [31:28], r/w, 0x3 */ + } BF; + uint32_t WORD; + } phy_cfg_2C; + + /* 0x130 : phy_cfg_30 */ + union { + struct { + uint32_t phy_wl_dq_dig : 3; /* [ 2: 0], r/w, 0x0 */ + uint32_t reserved_3 : 1; /* [ 3], rsvd, 0x0 */ + uint32_t phy_wl_dq_ana : 3; /* [ 6: 4], r/w, 0x2 */ + uint32_t reserved_7 : 1; /* [ 7], rsvd, 0x0 */ + uint32_t phy_wl_dig : 3; /* [10: 8], r/w, 0x0 */ + uint32_t reserved_11 : 1; /* [ 11], rsvd, 0x0 */ + uint32_t phy_wl_ana : 3; /* [14:12], r/w, 0x1 */ + uint32_t reserved_15 : 1; /* [ 15], rsvd, 0x0 */ + uint32_t phy_rl_dig : 4; /* [19:16], r/w, 0x3 */ + uint32_t phy_rl_ana : 3; /* [22:20], r/w, 0x3 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t oe_timer : 2; /* [25:24], r/w, 0x2 */ + uint32_t vref_mode : 1; /* [ 26], r/w, 0x0 */ + uint32_t oe_ctrl_hw : 1; /* [ 27], r/w, 0x1 */ + uint32_t odt_sel : 4; /* [31:28], r/w, 0xa */ + } BF; + uint32_t WORD; + } phy_cfg_30; + + /* 0x134 : phy_cfg_34 */ + union { + struct { + uint32_t reg_timer_dqs_start : 8; /* [ 7: 0], r/w, 0x1 */ + uint32_t reg_timer_dqs_array_stop : 8; /* [15: 8], r/w, 0x1 */ + uint32_t reg_timer_array_write : 8; /* [23:16], r/w, 0x0 */ + uint32_t reg_timer_array_read : 8; /* [31:24], r/w, 0x5 */ + } BF; + uint32_t WORD; + } phy_cfg_34; + + /* 0x138 : phy_cfg_38 */ + union { + struct { + uint32_t reg_timer_auto_refresh : 8; /* [ 7: 0], r/w, 0x7 */ + uint32_t reg_timer_reg_write : 8; /* [15: 8], r/w, 0x1 */ + uint32_t reg_timer_reg_read : 8; /* [23:16], r/w, 0x8 */ + uint32_t reg_timer_dqs_stop : 8; /* [31:24], r/w, 0x2 */ + } BF; + uint32_t WORD; + } phy_cfg_38; + + /* 0x13C : phy_cfg_3C */ + union { + struct { + uint32_t reg_timer_self_refresh1_in : 8; /* [ 7: 0], r/w, 0x8 */ + uint32_t reg_timer_self_refresh1_exit : 8; /* [15: 8], r/w, 0x8 */ + uint32_t reg_timer_global_rst : 14; /* [29:16], r/w, 0x272 */ + uint32_t reserved_30_31 : 2; /* [31:30], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } phy_cfg_3C; + + /* 0x140 : phy_cfg_40 */ + union { + struct { + uint32_t vref_sel : 4; /* [ 3: 0], r/w, 0x0 */ + uint32_t vref_dq_sel : 4; /* [ 7: 4], r/w, 0x0 */ + uint32_t reg_uhs_dmy0 : 8; /* [15: 8], r/w, 0x0 */ + uint32_t reg_uhs_dmy1 : 8; /* [23:16], r/w, 0xff */ + uint32_t reg_uhs_phy_ten : 1; /* [ 24], r/w, 0x0 */ + uint32_t soc_en_aon : 1; /* [ 25], r/w, 0x1 */ + uint32_t ten_uhs_phy : 1; /* [ 26], r/w, 0x0 */ + uint32_t ten_uhs_phy_dig : 1; /* [ 27], r/w, 0x0 */ + uint32_t reserved_28 : 1; /* [ 28], rsvd, 0x0 */ + uint32_t tx_clktree_gate_hw : 1; /* [ 29], r/w, 0x1 */ + uint32_t uhs_dc_tp_out_en : 1; /* [ 30], r/w, 0x0 */ + uint32_t uhs_phy_dqs_diff : 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[18:16], r/w, 0x4 */ + uint32_t reserved_19 : 1; /* [ 19], rsvd, 0x0 */ + uint32_t dq_oe_dn_n_reg : 3; /* [22:20], r/w, 0x4 */ + uint32_t reserved_23 : 1; /* [ 23], rsvd, 0x0 */ + uint32_t phy_wl_cen_ana : 3; /* [26:24], r/w, 0x1 */ + uint32_t reserved_27_31 : 5; /* [31:27], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } phy_cfg_50; +}; + +#endif /* __PSRAM_UHS_REG_H__ */ diff --git a/include/bl808/pwm_v2_reg.h b/include/bl808/pwm_v2_reg.h new file mode 100644 index 00000000000..b69b385ef1e --- /dev/null +++ b/include/bl808/pwm_v2_reg.h @@ -0,0 +1,208 @@ +/** + ****************************************************************************** + * @file pwm_reg.h + * @version V1.0 + * @date 2022-08-15 + * @brief This file is the description of.IP register + ****************************************************************************** + * @attention + * + *

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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_PWM_V2_H__ +#define __HARDWARE_PWM_V2_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define PWM_INT_CONFIG_OFFSET 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __SDH_REG_H__ +#define __SDH_REG_H__ + +#include + +/* 0x00 : System Address Low Register */ +#define SDH_SD_SYS_ADDR_LOW_OFFSET (0x00) +#define SDH_DMA_ADDR_L SDH_DMA_ADDR_L +#define SDH_DMA_ADDR_L_POS (0U) +#define SDH_DMA_ADDR_L_LEN (16U) +#define SDH_DMA_ADDR_L_MSK (((1U << SDH_DMA_ADDR_L_LEN) - 1) << SDH_DMA_ADDR_L_POS) +#define SDH_DMA_ADDR_L_UMSK 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uint16_t CMD_INDEX : 6; /* [13: 8], RW, 0x00 */ + uint16_t Reserved_15_14 : 2; /* [15:14], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CMD; + + /* 0x10 : Response Register 0 */ + union { + struct + { + uint16_t RESP0 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_0; + + /* 0x12 : Response Register 1 */ + union { + struct + { + uint16_t RESP1 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_1; + + /* 0x14 : Response Register 2 */ + union { + struct + { + uint16_t RESP2 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_2; + + /* 0x16 : Response Register 3 */ + union { + struct + { + uint16_t RESP3 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_3; + + /* 0x18 : Response Register 4 */ + union { + struct + { + uint16_t RESP4 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_4; + + /* 0x1A : Response Register 5 */ + union { + struct + { + uint16_t RESP5 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_5; + + /* 0x1C : Response Register 6 */ + union { + struct + { + uint16_t RESP6 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_6; + + /* 0x1E : Response Register 7 */ + union { + struct + { + uint16_t RESP7 : 16; /* [15: 0], RO, 0x0000 */ + } BF; + uint16_t SHORT; + } SD_RESP_7; + + /* 0x20 : Buffer Data Port 0 Register */ + union { + struct + { + uint16_t CPU_DATA0 : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_BUFFER_DATA_PORT_0; + + /* 0x22 : Buffer Data Port 1 Register */ + union { + struct + { + uint16_t CPU_DATA1 : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_BUFFER_DATA_PORT_1; + + /* 0x24 : Present State Register 1 */ + union { + struct + { + uint16_t CMD_INHIBIT_CMD : 1; /* [ 0], RO, 0x0 */ + uint16_t CMD_INHIBIT_DAT : 1; /* [ 1], RO, 0x0 */ + uint16_t _DAT_ACTIVE : 1; /* [ 2], RO, 0x0 */ + uint16_t RETUNING_REQ : 1; /* [ 3], RO, 0x0 */ + uint16_t Reserved_7_4 : 4; /* [ 7: 4], RSVD, 0x0 */ + uint16_t TX_ACTIVE : 1; /* [ 8], RO, 0x0 */ + uint16_t RX_ACTIVE : 1; /* [ 9], RO, 0x0 */ + uint16_t BUFFER_WR_EN : 1; /* [ 10], RO, 0x1 */ + uint16_t BUFFER_RD_EN : 1; /* [ 11], RO, 0x0 */ + uint16_t Reserved_15_12 : 4; /* [15:12], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_PRESENT_STATE_1; + + /* 0x26 : Present State Register 2 */ + union { + struct + { + uint16_t CARD_INSERTED : 1; /* [ 0], RO, 0x0 */ + uint16_t CARD_STABLE : 1; /* [ 1], RO, 0x0 */ + uint16_t CARD_DET : 1; /* [ 2], RO, 0x0 */ + uint16_t WRITE_PROT : 1; /* [ 3], RO, 0x0 */ + uint16_t DAT_LEVEL : 4; /* [ 7: 4], RO, 0xF */ + uint16_t CMD_LEVEL : 1; /* [ 8], RO, 0x1 */ + uint16_t Reserved_15_9 : 7; /* [15: 9], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_PRESENT_STATE_2; + + /* 0x28 : Host Control Register */ + union { + struct + { + uint16_t LED_CTRL : 1; /* [ 0], RW, 0x0 */ + uint16_t DATA_WIDTH : 1; /* [ 1], RW, 0x0 */ + uint16_t HI_SPEED_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t DMA_SEL : 2; /* [ 4: 3], RW, 0x0 */ + uint16_t EX_DATA_WIDTH : 1; /* [ 5], RW, 0x0 */ + uint16_t CARD_DET_L : 1; /* [ 6], RW, 0x0 */ + uint16_t CARD_DET_S : 1; /* [ 7], RW, 0x0 */ + uint16_t SD_BUS_POWER : 1; /* [ 8], RW, 0x0 */ + uint16_t SD_BUS_VLT : 3; /* [11: 9], RW, 0x0 */ + uint16_t Reserved_15_12 : 4; /* [15:12], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_HOST_CTRL; + + /* 0x2A : Block Gap Control Register */ + union { + struct + { + uint16_t STOP_AT_BLOCK_GAP_REQ : 1; /* [ 0], RW, 0x0 */ + uint16_t CONT_REQ : 1; /* [ 1], RWAC, 0x0 */ + uint16_t RD_WAIT_CTL : 1; /* [ 2], RW, 0x0 */ + uint16_t INT_BLK_GAP : 1; /* [ 3], RW, 0x0 */ + uint16_t Reserved_7_4 : 4; /* [ 7: 4], RSVD, 0x0 */ + uint16_t W_CARD_INT : 1; /* [ 8], RW, 0x0 */ + uint16_t W_INSERTION : 1; /* [ 9], RW, 0x0 */ + uint16_t W_REMOVAL : 1; /* [ 10], RW, 0x0 */ + uint16_t Reserved_15_11 : 5; /* [15:11], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_BLOCK_GAP_CTRL; + + /* 0x2C : Clock Control Register */ + union { + struct + { + uint16_t INT_CLK_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t INT_CLK_STABLE : 1; /* [ 1], RO, 0x0 */ + uint16_t SD_CLK_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t Reserved_4_3 : 2; /* [ 4: 3], RSVD, 0x0 */ + uint16_t CLK_GEN_SEL : 1; /* [ 5], RW, 0x0 */ + uint16_t SD_FREQ_SEL_HI : 2; /* [ 7: 6], RW, 0x0 */ + uint16_t SD_FREQ_SEL_LO : 8; /* [15: 8], RW, 0x00 */ + } BF; + uint16_t SHORT; + } SD_CLOCK_CTRL; + + /* 0x2E : Timeout Control/Software Reset Register */ + union { + struct + { + uint16_t TIMEOUT_VALUE : 4; /* [ 3: 0], RW, 0x0 */ + uint16_t Reserved_7_4 : 4; /* [ 7: 4], RSVD, 0x0 */ + uint16_t SW_RST_ALL : 1; /* [ 8], RWAC, 0x0 */ + uint16_t SW_RST_CMD : 1; /* [ 9], RWAC, 0x0 */ + uint16_t SW_RST_DAT : 1; /* [ 10], RWAC, 0x0 */ + uint16_t Reserved_15_11 : 5; /* [15:11], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_TIMEOUT_CTRL_SW_RESET; + + /* 0x30 : Normal Interrupt Status Register */ + union { + struct + { + uint16_t CMD_COMPLETE : 1; /* [ 0], RW1C, 0x0 */ + uint16_t XFER_COMPLETE : 1; /* [ 1], RW1C, 0x0 */ + uint16_t BLOCK_GAP_EVT : 1; /* [ 2], RW1C, 0x0 */ + uint16_t DMA_INT : 1; /* [ 3], RW1C, 0x0 */ + uint16_t TX_RDY : 1; /* [ 4], RW1C, 0x1 */ + uint16_t RX_RDY : 1; /* [ 5], RW1C, 0x0 */ + uint16_t CARD_INS_INT : 1; /* [ 6], RW1C, 0x0 */ + uint16_t CARD_REM_INT : 1; /* [ 7], RW1C, 0x0 */ + uint16_t CARD_INT : 1; /* [ 8], RO, 0x0 */ + uint16_t INT_A : 1; /* [ 9], RW1C, 0x0 */ + uint16_t INT_B : 1; /* [ 10], RW1C, 0x0 */ + uint16_t INT_C : 1; /* [ 11], RW1C, 0x0 */ + uint16_t RETUNING_INT : 1; /* [ 12], RW1C, 0x0 */ + uint16_t Reserved_14_13 : 2; /* [14:13], RSVD, 0x0 */ + uint16_t ERR_INT : 1; /* [ 15], RO, 0x0 */ + } BF; + uint16_t SHORT; + } SD_NORMAL_INT_STATUS; + + /* 0x32 : Error Interrupt Status Register */ + union { + struct + { + uint16_t CMD_TIMEOUT_ERR : 1; /* [ 0], RW1C, 0x0 */ + uint16_t CMD_CRC_ERR : 1; /* [ 1], RW1C, 0x0 */ + uint16_t CMD_END_BIT_ERR : 1; /* [ 2], RW1C, 0x0 */ + uint16_t CMD_INDEX_ERR : 1; /* [ 3], RW1C, 0x0 */ + uint16_t DATA_TIMEOUT_ERR : 1; /* [ 4], RW1C, 0x0 */ + uint16_t RD_DATA_CRC_ERR : 1; /* [ 5], RW1C, 0x0 */ + uint16_t RD_DATA_END_BIT_ERR : 1; /* [ 6], RW1C, 0x0 */ + uint16_t CUR_LIMIT_ERR : 1; /* [ 7], RW1C, 0x0 */ + uint16_t AUTO_CMD12_ERR : 1; /* [ 8], RW1C, 0x0 */ + uint16_t ADMA_ERR : 1; /* [ 9], RW1C, 0x0 */ + uint16_t TUNE_ERR : 1; /* [ 10], RW1C, 0x0 */ + uint16_t Reserved_11 : 1; /* [ 11], RSVD, 0x0 */ + uint16_t SPI_ERR : 1; /* [ 12], RW1C, 0x0 */ + uint16_t AXI_RESP_ERR : 1; /* [ 13], RW1C, 0x0 */ + uint16_t CPL_TIMEOUT_ERR : 1; /* [ 14], RW1C, 0x0 */ + uint16_t CRC_STATUS_ERR : 1; /* [ 15], RW1C, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ERROR_INT_STATUS; + + /* 0x34 : Normal Interrupt Status Enable Register */ + union { + struct + { + uint16_t CMD_COMPLETE_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t XFER_COMPLETE_EN : 1; /* [ 1], RW, 0x0 */ + uint16_t BLOCK_GAP_EVT_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t DMA_INT_EN : 1; /* [ 3], RW, 0x0 */ + uint16_t TX_RDY_EN : 1; /* [ 4], RW, 0x0 */ + uint16_t RD_RDY_EN : 1; /* [ 5], RW, 0x0 */ + uint16_t CARD_INS_EN : 1; /* [ 6], RW, 0x0 */ + uint16_t CARD_REM_EN : 1; /* [ 7], RW, 0x0 */ + uint16_t CARD_INT_EN : 1; /* [ 8], RW, 0x0 */ + uint16_t INT_A_INT_EN : 1; /* [ 9], RW, 0x0 */ + uint16_t INT_B_INT_EN : 1; /* [ 10], RW, 0x0 */ + uint16_t INT_C_INT_EN : 1; /* [ 11], RW, 0x0 */ + uint16_t RETUNE_INT_EN : 1; /* [ 12], RW, 0x0 */ + uint16_t Reserved_15_13 : 3; /* [15:13], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_NORMAL_INT_STATUS_EN; + + /* 0x36 : Error Interrupt Status Enable Register */ + union { + struct + { + uint16_t CMD_TIMEOUT_ERR_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t CMD_CRC_ERR_EN : 1; /* [ 1], RW, 0x0 */ + uint16_t CMD_END_BIT_ERR_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t CMD_INDEX_ERR_EN : 1; /* [ 3], RW, 0x0 */ + uint16_t DATA_TIMEOUT_ERR_EN : 1; /* [ 4], RW, 0x0 */ + uint16_t RD_DATA_CRC_ERR_EN : 1; /* [ 5], RW, 0x0 */ + uint16_t RD_DATA_END_BIT_ERR_EN : 1; /* [ 6], RW, 0x0 */ + uint16_t CUR_LIM_ERR_EN : 1; /* [ 7], RW, 0x0 */ + uint16_t AUTO_CMD12_ERR_EN : 1; /* [ 8], RW, 0x0 */ + uint16_t ADMA_ERR_EN : 1; /* [ 9], RW, 0x0 */ + uint16_t TUNING_ERR_EN : 1; /* [ 10], RW, 0x0 */ + uint16_t Reserved_11 : 1; /* [ 11], RSVD, 0x0 */ + uint16_t SPI_ERR_EN : 1; /* [ 12], RW, 0x0 */ + uint16_t AXI_RESP_ERR_EN : 1; /* [ 13], RW, 0x0 */ + uint16_t CPL_TIMEOUT_ERR_EN : 1; /* [ 14], RW, 0x0 */ + uint16_t CRC_STATUS_ERR_EN : 1; /* [ 15], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ERROR_INT_STATUS_EN; + + /* 0x38 : Normal Interrupt Status Interrupt Enable Register */ + union { + struct + { + uint16_t CMD_COMPLETE_INT_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t XFER_COMPLETE_INT_EN : 1; /* [ 1], RW, 0x0 */ + uint16_t BLOCK_GAP_EVT_INT_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t DMA_INT_INT_EN : 1; /* [ 3], RW, 0x0 */ + uint16_t TX_RDY_INT_EN : 1; /* [ 4], RW, 0x0 */ + uint16_t RX_RDY_INT_EN : 1; /* [ 5], RW, 0x0 */ + uint16_t CARD_INS_INT_EN : 1; /* [ 6], RW, 0x0 */ + uint16_t CARD_REM_INT_EN : 1; /* [ 7], RW, 0x0 */ + uint16_t CARD_INT_INT_EN : 1; /* [ 8], RW, 0x0 */ + uint16_t INT_A_INT_INT_EN : 1; /* [ 9], RW, 0x0 */ + uint16_t INT_B_INT_INT_EN : 1; /* [ 10], RW, 0x0 */ + uint16_t INT_C_INT_INT_EN : 1; /* [ 11], RW, 0x0 */ + uint16_t RETUNE_INT_INT_EN : 1; /* [ 12], RW, 0x0 */ + uint16_t Reserved_15_13 : 3; /* [15:13], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_NORMAL_INT_STATUS_INT_EN; + + /* 0x3A : Error Interrupt Status Interrupt Enable Register */ + union { + struct + { + uint16_t CMD_TIMEOUT_ERR_INT_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t CMD_CRC_ERR_INT_EN : 1; /* [ 1], RW, 0x0 */ + uint16_t CMD_END_BIT_ERR_INT_EN : 1; /* [ 2], RW, 0x0 */ + uint16_t CMD_INDEX_ERR_INT_EN : 1; /* [ 3], RW, 0x0 */ + uint16_t DATA_TIMEOUT_ERR_INT_EN : 1; /* [ 4], RW, 0x0 */ + uint16_t RD_DATA_CRC_ERR_INT_EN : 1; /* [ 5], RW, 0x0 */ + uint16_t RD_DATA_END_BIT_ERR_INT_EN : 1; /* [ 6], RW, 0x0 */ + uint16_t CUR_LIM_ERR_INT_EN : 1; /* [ 7], RW, 0x0 */ + uint16_t AUTO_CMD12_ERR_INT_EN : 1; /* [ 8], RW, 0x0 */ + uint16_t ADMA_ERR_INT_EN : 1; /* [ 9], RW, 0x0 */ + uint16_t TUNE_ERR_INT_EN : 1; /* [ 10], RW, 0x0 */ + uint16_t Reserved_11 : 1; /* [ 11], RSVD, 0x0 */ + uint16_t SPI_ERR_INT_EN : 1; /* [ 12], RW, 0x0 */ + uint16_t AXI_RESP_ERR_INT_EN : 1; /* [ 13], RW, 0x0 */ + uint16_t CPL_TIMEOUT_ERR_INT_EN : 1; /* [ 14], RW, 0x0 */ + uint16_t CRC_STATUS_ERR_INT_EN : 1; /* [ 15], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ERROR_INT_STATUS_INT_EN; + + /* 0x3C : Auto CMD12 Error Status Register */ + union { + struct + { + uint16_t AUTO_CMD12_NOT_EXE : 1; /* [ 0], RW1C, 0x0 */ + uint16_t AUTO_CMD_TIMEOUT_ERR : 1; /* [ 1], RW1C, 0x0 */ + uint16_t AUTO_CMD_CRC_ERR : 1; /* [ 2], RW1C, 0x0 */ + uint16_t AUTO_CMD_END_BIT_ERR : 1; /* [ 3], RW1C, 0x0 */ + uint16_t AUTO_CMD_INDEX_ERR : 1; /* [ 4], RW1C, 0x0 */ + uint16_t Reserved_6_5 : 2; /* [ 6: 5], RSVD, 0x0 */ + uint16_t CMD_NOT_ISSUED : 1; /* [ 7], ROC, 0x0 */ + uint16_t Reserved_15_8 : 8; /* [15: 8], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_AUTO_CMD12_ERROR_STATUS; + + /* 0x3e : Host Control 2 Register */ + union { + struct + { + uint16_t UHS_MODE_SEL : 3; /* [ 2: 0], RW, 0x0 */ + uint16_t SDH_V18_EN : 1; /* [ 3], RW, 0x0 */ + uint16_t DRV_STRENGTH_SEL : 2; /* [ 5: 4], RW, 0x0 */ + uint16_t EXE_TUNING : 1; /* [ 6], RWAC, 0x0 */ + uint16_t SAMPLING_CLK_SEL : 1; /* [ 7], RW, 0x0 */ + uint16_t Reserved_13_8 : 6; /* [13: 8], RSVD, 0x0 */ + uint16_t ASYNC_INT_EN : 1; /* [ 14], RW, 0x1 */ + uint16_t PRE_VAL_EN : 1; /* [ 15], RW, 0x0 */ + } BF; + uint16_t SHORT; + } HOST_CTRL_2; + + /* 0x40 : Capabilities Register 1 */ + union { + struct + { + uint16_t TIMEOUT_FREQ : 6; /* [ 5: 0], RO, 0x00 */ + uint16_t Reserved_6 : 1; /* [ 6], RSVD, 0x0 */ + uint16_t TIMEOUT_UNIT : 1; /* [ 7], RO, 0x1 */ + uint16_t BASE_FREQ : 8; /* [15: 8], RO, 0x00 */ + } BF; + uint16_t SHORT; + } SD_CAPABILITIES_1; + + /* 0x42 : Capabilities Register 2 */ + union { + struct + { + uint16_t MAX_BLK_LEN : 2; /* [ 1: 0], RO, 0x0 */ + uint16_t EX_DATA_WIDTH_SUPPORT : 1; /* [ 2], RO, 0x1 */ + uint16_t ADMA2_SUPPORT : 1; /* [ 3], RO, 0x1 */ + uint16_t ADMA1_SUPPORT : 1; /* [ 4], RO, 0x1 */ + uint16_t HI_SPEED_SUPPORT : 1; /* [ 5], RO, 0x1 */ + uint16_t SDMA_SUPPORT : 1; /* [ 6], RO, 0x1 */ + uint16_t SUS_RES_SUPPORT : 1; /* [ 7], RO, 0x1 */ + uint16_t VLG_33_SUPPORT : 1; /* [ 8], RO, 0x1 */ + uint16_t VLG_30_SUPPORT : 1; /* [ 9], RO, 0x0 */ + uint16_t VLG_18_SUPPORT : 1; /* [ 10], RO, 0x1 */ + uint16_t Reserved_11 : 1; /* [ 11], RSVD, 0x0 */ + uint16_t SYS_BUS_64_SUPPORT : 1; /* [ 12], RO, 0x0 */ + uint16_t ASYNC_INT_SUPPORT : 1; /* [ 13], RO, 0x1 */ + uint16_t CFG_SLOT_TYPE : 2; /* [15:14], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CAPABILITIES_2; + + /* 0x44 : Capabilities Register 3 */ + union { + struct + { + uint16_t SDR50_SUPPORT : 1; /* [ 0], RO, 0x1 */ + uint16_t SDR104_SUPPORT : 1; /* [ 1], RO, 0x1 */ + uint16_t DDR50_SUPPORT : 1; /* [ 2], RO, 0x1 */ + uint16_t Reserved_3 : 1; /* [ 3], RSVD, 0x0 */ + uint16_t DRV_TYPE_A : 1; /* [ 4], RO, 0x1 */ + uint16_t DRV_TYPE_C : 1; /* [ 5], RO, 0x1 */ + uint16_t DRV_TYPE_D : 1; /* [ 6], RO, 0x1 */ + uint16_t Reserved_7 : 1; /* [ 7], RSVD, 0x0 */ + uint16_t TMR_RETUNE : 4; /* [11: 8], RO, 0xf */ + uint16_t Reserved_12 : 1; /* [ 12], RSVD, 0x0 */ + uint16_t SDR50_TUNE : 1; /* [ 13], RO, 0x1 */ + uint16_t RETUNE_MODES : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CAPABILITIES_3; + + /* 0x46 : Capabilities Register 4 */ + union { + struct + { + uint16_t clk_multiplier : 8; /* [ 7: 0], RO, 0x0 */ + uint16_t Reserved_15_8 : 8; /* [15: 8], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CAPABILITIES_4; + + /* 0x48 : Maximum Current Register 1 */ + union { + struct + { + uint16_t MAX_CUR_33 : 8; /* [ 7: 0], RO, 0x0 */ + uint16_t MAX_CUR_30 : 8; /* [15: 8], RO, 0x0 */ + } BF; + uint16_t SHORT; + } SD_MAX_CURRENT_1; + + /* 0x4A : Maximum Current Register 2 */ + union { + struct + { + uint16_t MAX_CUR_18 : 8; /* [ 7: 0], RO, 0x0 */ + uint16_t Reserved_15_8 : 8; /* [15: 8], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_MAX_CURRENT_2; + + /* 0x4C : Maximum Current Register 3 */ + union { + struct + { + uint16_t Reserved_15_0 : 16; /* [15: 0], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_MAX_CURRENT_3; + + /* 0x4E : Maximum Current Register 4 */ + union { + struct + { + uint16_t Reserved_15_0 : 16; /* [15: 0], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_MAX_CURRENT_4; + + /* 0x50 : Force Event Auto cmd12 Error Register */ + union { + struct + { + uint16_t F_ACMD12_NEXE_ERR : 1; /* [ 0], WO, 0x0 */ + uint16_t F_ACMD_TO_ERR : 1; /* [ 1], WO, 0x0 */ + uint16_t F_ACMD_CRC_ERR : 1; /* [ 2], WO, 0x0 */ + uint16_t F__ACMD_EBIT_ERR : 1; /* [ 3], WO, 0x0 */ + uint16_t F_ACMD_INDEX_ERR : 1; /* [ 4], WO, 0x0 */ + uint16_t Reserved_6_5 : 2; /* [ 6: 5], RSVD, 0x0 */ + uint16_t F_ACMD12_ISSUE_ERR : 1; /* [ 7], WO, 0x0 */ + uint16_t Reserved_15_8 : 8; /* [15: 8], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_FORCE_EVENT_AUTO_CMD12_ERROR; + + /* 0x52 : Force Event for Error Status Register */ + union { + struct + { + uint16_t F_CMD_TO_ERR : 1; /* [ 0], WO, 0x0 */ + uint16_t F_CMD_CRC_ERR : 1; /* [ 1], WO, 0x0 */ + uint16_t F_CMD_END_BIT_ERR : 1; /* [ 2], WO, 0x0 */ + uint16_t F_CMD_INDEX_ERR : 1; /* [ 3], WO, 0x0 */ + uint16_t F_DAT_TO_ERR : 1; /* [ 4], WO, 0x0 */ + uint16_t F_DAT_CRC_ERR : 1; /* [ 5], WO, 0x0 */ + uint16_t F_DAT_END_BIT_ERR : 1; /* [ 6], WO, 0x0 */ + uint16_t F_CURRENT_ERR : 1; /* [ 7], WO, 0x0 */ + uint16_t F_ACMD12_ERR : 1; /* [ 8], WO, 0x0 */ + uint16_t F_ADMA_ERR : 1; /* [ 9], WO, 0x0 */ + uint16_t Reserved_11_10 : 2; /* [11:10], RSVD, 0x0 */ + uint16_t F_SPI_ERR : 1; /* [ 12], WO, 0x0 */ + uint16_t F_AXI_RESP_ERR : 1; /* [ 13], WO, 0x0 */ + uint16_t F_CPL_TIMEOUT_ERR : 1; /* [ 14], WO, 0x0 */ + uint16_t F_CRC_STATUS_ERR : 1; /* [ 15], WO, 0x0 */ + } BF; + uint16_t SHORT; + } SD_FORCE_EVENT_FOR_ERROR_STATUS; + + /* 0x54 : ADMA Error Status Register */ + union { + struct + { + uint16_t ADMA_STATE : 2; /* [ 1: 0], RW, 0x0 */ + uint16_t ADMA_LEN_ERR : 1; /* [ 2], RW, 0x0 */ + uint16_t Reserved_15_3 : 13; /* [15: 3], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ADMA_ERROR_STATUS; + + /* 0x56 reserved */ + uint8_t RESERVED0x56[2]; + + /* 0x58 : ADMA System Address Register 1 */ + union { + struct + { + uint16_t ADMA_SYS_ADDR : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ADMA_SYS_ADDR_1; + + /* 0x5A : ADMA System Address Register 2 */ + union { + struct + { + uint16_t ADMA_SYS_ADDR : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ADMA_SYS_ADDR_2; + + /* 0x5C : ADMA System Address Register 3 */ + union { + struct + { + uint16_t ADMA_SYS_ADDR : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ADMA_SYS_ADDR_3; + + /* 0x5E : ADMA System Address Register 4 */ + union { + struct + { + uint16_t ADMA_SYS_ADDR : 16; /* [15: 0], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_ADMA_SYS_ADDR_4; + + /* 0x60 : Preset Value Register for Initialization */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x100 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_INIT; + + /* 0x62 : Preset Value Register for Default Speed */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x004 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_DS; + + /* 0x64 : Preset Value Register for High Speed */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x002 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_HS; + + /* 0x66 : Preset Value Register for SDR12 */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x004 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_SDR12; + + /* 0x68 : Preset Value Register for SDR25 */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x002 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_SDR25; + + /* 0x6a : Preset Value Register for SDR50 */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x001 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_SDR50; + + /* 0x6c : Preset Value Register for SDR104 */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x0 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_SDR104; + + /* 0x6e : Preset Value Register for DDR50 */ + union { + struct + { + uint16_t SDCLK_FREQ_SEL_VAL : 10; /* [ 9: 0], RO, 0x002 */ + uint16_t CLKGEN_SEL_VAL : 1; /* [ 10], RO, 0x0 */ + uint16_t Reserved_13_11 : 3; /* [13:11], RSVD, 0x0 */ + uint16_t DRV_STRENGTH_VAL : 2; /* [15:14], RO, 0x0 */ + } BF; + uint16_t SHORT; + } PRESET_VALUE_FOR_DDR50; + + /* 0x70 reserved */ + uint8_t RESERVED0x70[112]; + + /* 0xe0 : Shared Bus Control Register */ + union { + struct + { + uint32_t NUM_CLK_PINS : 3; /* [ 2: 0], RO, 0x0 */ + uint32_t Reserved_3 : 1; /* [ 3], RSVD, 0x0 */ + uint32_t NUM_INT_PINS : 2; /* [ 5: 4], RO, 0x0 */ + uint32_t Reserved_7_6 : 2; /* [ 7: 6], RSVD, 0x0 */ + uint32_t BUS_WIDTH_PRESET : 7; /* [14: 8], RO, 0x0 */ + uint32_t Reserved_15 : 1; /* [ 15], RSVD, 0x0 */ + uint32_t CLK_PIN_SEL : 3; /* [18:16], RW, 0x0 */ + uint32_t Reserved_19 : 1; /* [ 19], RSVD, 0x0 */ + uint32_t INT_PIN_SEL : 3; /* [22:20], RW, 0x0 */ + uint32_t Reserved_23 : 1; /* [ 23], RSVD, 0x0 */ + uint32_t BEND_PWR_CTRL : 7; /* [30:24], RW, 0x0 */ + uint32_t Reserved_31 : 1; /* [ 31], RSVD, 0x0 */ + } BF; + uint32_t WORD; + } SHARED_BUS_CTRL; + + /* 0xe4 reserved */ + uint8_t RESERVED0xe4[24]; + + /* 0xFC : Slot Interrupt Status Register */ + union { + struct + { + uint16_t SLOT_INT0 : 1; /* [ 0], RO, 0x0 */ + uint16_t SLOT_INT1 : 1; /* [ 1], RO, 0x0 */ + uint16_t Reserved_15_2 : 14; /* [15: 2], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_SLOT_INT_STATUS; + + /* 0xFE : Host Control Version Register */ + union { + struct + { + uint16_t SD_VER : 8; /* [ 7: 0], RO, 0x2 */ + uint16_t VENDOR_VER : 8; /* [15: 8], RO, 0x0 */ + } BF; + uint16_t SHORT; + } SD_HOST_CTRL_VER; + + /* 0x100 : SD Extra Parameters Register */ + union { + struct + { + uint32_t Reserved_0 : 1; /* [ 0], RSVD, 0x0 */ + uint32_t Reserved_2_1 : 2; /* [ 2: 1], RSVD, 0x0 */ + uint32_t BOOT_ACK : 1; /* [ 3], RW, 0x0 */ + uint32_t SQU_EMPTY_CHK : 1; /* [ 4], RW, 0x0 */ + uint32_t SQU_FULL_CHK : 1; /* [ 5], RW, 0x0 */ + uint32_t GEN_PAD_CLK_ON : 1; /* [ 6], RWAC, 0x0 */ + uint32_t Reserved_23_7 : 17; /* [23: 7], RSVD, 0x0 */ + uint32_t GEN_PAD_CLK_CNT : 8; /* [31:24], RW, 0x4a */ + } BF; + uint32_t WORD; + } SD_CFG_FIFO_PARAM; + + /* 0x104 : FIFO Parameters Register */ + union { + struct + { + uint32_t RTC : 2; /* [ 1: 0], RW, 0x1 */ + uint32_t WTC : 2; /* [ 3: 2], RW, 0x1 */ + uint32_t FIFO_CLK : 1; /* [ 4], RW, 0x0 */ + uint32_t FIFO_CS : 1; /* [ 5], RW, 0x0 */ + uint32_t PDWN : 1; /* [ 6], RW, 0x0 */ + uint32_t use_dat3 : 1; /* [ 7], RW, 0x0 */ + uint32_t CLK_GATE_CTL : 1; /* [ 8], RW, 0x0 */ + uint32_t CLK_GATE_ON : 1; /* [ 9], RW, 0x0 */ + uint32_t Reserved_10 : 1; /* [ 10], RSVD, 0x0 */ + uint32_t OVRRD_CLK_OEN : 1; /* [ 11], RW, 0x0 */ + uint32_t FORCE_CLK_ON : 1; /* [ 12], RW, 0x0 */ + uint32_t PDFVSSM : 1; /* [ 13], RW, 0x0 */ + uint32_t PDLVMC : 1; /* [ 14], RW, 0x0 */ + uint32_t Reserved_15 : 1; /* [ 15], RSVD, 0x0 */ + uint32_t PRE_GATE_CLK_CNT : 4; /* [19:16], RW, 0x7 */ + uint32_t Reserved_31_20 : 12; /* [31:20], RSVD, 0x0 */ + } BF; + uint32_t WORD; + } SD_FIFO_PARAM; + + /* 0x108 : SPI Mode Register */ + union { + struct + { + uint16_t SPI_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t Reserved_7_1 : 7; /* [ 7: 1], RSVD, 0x0 */ + uint16_t SPI_ERR_TOKEN : 5; /* [12: 8], RW, 0x0 */ + uint16_t Reserved_15_13 : 3; /* [15:13], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_SPI_MODE; + + /* 0x10a : Clock and Burst Size Setup Register */ + union { + struct + { + uint16_t BRST_SIZE : 2; /* [ 1: 0], RW, 0x2 */ + uint16_t DMA_SIZE : 2; /* [ 3: 2], RW, 0x3 */ + uint16_t priority : 1; /* [ 4], RW, 0x0 */ + uint16_t AXI_NON_POST_WR : 1; /* [ 5], RW, 0x0 */ + uint16_t RD_ENDIAN : 1; /* [ 6], RW, 0x1 */ + uint16_t WR_ENDIAN : 1; /* [ 7], RW, 0x1 */ + uint16_t Reserved_13_8 : 6; /* [13: 8], RSVD, 0x0 */ + uint16_t RD_OSTDG : 1; /* [ 14], RW, 0x0 */ + uint16_t WR_OSTDG : 1; /* [ 15], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CLOCK_AND_BURST_SIZE_SETUP; + + /* 0x10c : CE-ATA Register 1 */ + union { + struct + { + uint16_t CPL_TIMEOUT : 14; /* [13: 0], RW, 0x3FFF */ + uint16_t Reserved_15_14 : 2; /* [15:14], RSVD, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CE_ATA_1; + + /* 0x10e : CE-ATA Register 2 */ + union { + struct + { + uint16_t MISC_INT_INT_EN : 1; /* [ 0], RW, 0x0 */ + uint16_t MISC_INT_EN : 1; /* [ 1], RW, 0x0 */ + uint16_t MISC_INT : 1; /* [ 2], RW1C, 0x0 */ + uint16_t Reserved_3 : 1; /* [ 3], RSVD, 0x0 */ + uint16_t CPL_COMPLETE_INT_EN : 1; /* [ 4], RW, 0x0 */ + uint16_t CPL_COMPLETE_EN : 1; /* [ 5], RW, 0x0 */ + uint16_t CPL_COMPLETE : 1; /* [ 6], RW1C, 0x0 */ + uint16_t Reserved_10_7 : 4; /* [10: 7], RSVD, 0x0 */ + uint16_t MMC_RESETN : 1; /* [ 11], RW, 0x1 */ + uint16_t MMC_CARD : 1; /* [ 12], RW, 0x0 */ + uint16_t CEATA_CARD : 1; /* [ 13], RW, 0x0 */ + uint16_t SND_CPL : 1; /* [ 14], RW, 0x0 */ + uint16_t CHK_CPL : 1; /* [ 15], RW, 0x0 */ + } BF; + uint16_t SHORT; + } SD_CE_ATA_2; + + /* 0x110 : PAD I/O Setup Register */ + union { + struct + { + uint32_t ASYNC_IO_EN : 1; /* [ 0], RW, 0x0 */ + uint32_t INAND_SEL : 1; /* [ 1], RW, 0x1 */ + uint32_t Reserved_15_2 : 14; /* [15: 2], RSVD, 0x0 */ + uint32_t ECO_REG : 8; /* [23:16], RW, 0x0 */ + uint32_t Reserved_31_24 : 8; /* [31:24], RSVD, 0x0 */ + } BF; + uint32_t WORD; + } SD_PAD_IO_SETUP; + + /* 0x114 : RX Configuration Register */ + union { + struct + { + uint32_t SDCLK_SEL0 : 2; /* [ 1: 0], RW, 0x0 */ + uint32_t SDCLK_SEL1 : 2; /* [ 3: 2], RW, 0x0 */ + uint32_t Reserved_7_4 : 4; /* [ 7: 4], RSVD, 0x0 */ + uint32_t SDCLK_DELAY : 10; /* [17: 8], RW, 0x0 */ + uint32_t TUNING_DLY_INC : 10; /* [27:18], RW, 0x0 */ + uint32_t Reserved_31_28 : 4; /* [31:28], RSVD, 0x0 */ + } BF; + uint32_t WORD; + } RX_CFG_REG; + + /* 0x118 : TX Configuration Register */ + union { + struct + { + uint32_t TX_HOLD_DELAY0 : 10; /* [ 9: 0], RW, 0x70 */ + uint32_t Reserved_15_10 : 6; /* [15:10], RSVD, 0x0 */ + uint32_t TX_HOLD_DELAY1 : 10; /* [25:16], RW, 0x29 */ + uint32_t Reserved_29_26 : 4; /* [29:26], RSVD, 0x0 */ + uint32_t TX_INT_CLK_SEL : 1; /* [ 30], RW, 0x0 */ + uint32_t TX_MUX_SEL : 1; /* [ 31], RW, 0x0 */ + } BF; + uint32_t WORD; + } TX_CFG_REG; + + /* 0x11c : TUNING CONFIG Register */ + union { + struct + { + uint32_t TUNING_TT_CNT : 8; /* [ 7: 0], RW, 0x27 */ + uint32_t TUNING_WD_CNT : 6; /* [13: 8], RW, 0x0a */ + uint32_t TUNING_CLK_DLY : 10; /* [23:14], RO, 0x0 */ + uint32_t + TUNING_SUCCESS_CNT : 6; /* [29:24], RO, 0x0 */ + uint32_t Reserved_31_30 : 2; /* [31:30], RSVD, 0x0 */ + } BF; + uint32_t WORD; + } TUNING_CFG_REG; +}; + +#endif /* __SDH_REG_H__ */ diff --git a/include/bl808/sec_eng_reg.h b/include/bl808/sec_eng_reg.h new file mode 100644 index 00000000000..54e99c4a467 --- /dev/null +++ b/include/bl808/sec_eng_reg.h @@ -0,0 +1,558 @@ +/** + ****************************************************************************** + * @file sec_eng_reg.h + * @version V1.0 + * @date 2022-08-15 + * @brief This file is the description of.IP register + ****************************************************************************** + * @attention + * + *

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1; /* [ 20], r/w, 0x1 */ + uint32_t reserved_21_28 : 8; /* [28:21], rsvd, 0x0 */ + uint32_t sf_if_1_ack_lat : 3; /* [31:29], r/w, 0x1 */ + } BF; + uint32_t WORD; + } sf_ctrl_3; + + /* 0x78 : sf_if_iahb_3 */ + union { + struct { + uint32_t reserved_0_11 : 12; /* [11: 0], rsvd, 0x0 */ + uint32_t sf_if_2_dmy_byte : 5; /* [16:12], r/w, 0x0 */ + uint32_t sf_if_2_adr_byte : 3; /* [19:17], r/w, 0x2 */ + uint32_t sf_if_2_cmd_byte : 3; /* [22:20], r/w, 0x0 */ + uint32_t sf_if_2_dat_rw : 1; /* [ 23], r/w, 0x1 */ + uint32_t sf_if_2_dat_en : 1; /* [ 24], r/w, 0x1 */ + uint32_t sf_if_2_dmy_en : 1; /* [ 25], r/w, 0x0 */ + uint32_t sf_if_2_adr_en : 1; /* [ 26], r/w, 0x1 */ + uint32_t sf_if_2_cmd_en : 1; /* [ 27], r/w, 0x1 */ + uint32_t sf_if_2_spi_mode : 3; /* [30:28], r/w, 0x0 */ + uint32_t sf_if_2_qpi_mode_en : 1; /* [ 31], r/w, 0x1 */ + } BF; + uint32_t WORD; + } sf_if_iahb_3; + + /* 0x7C : sf_if_iahb_4 */ + union { + struct { + uint32_t sf_if_2_cmd_buf_0 : 32; /* [31: 0], r/w, 0x38000000 */ + } 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*/ + } BF; + uint32_t WORD; + } sf_if_iahb_8; + + /* 0x90 : sf_if_iahb_9 */ + union { + struct { + uint32_t reserved_0_11 : 12; /* [11: 0], rsvd, 0x0 */ + uint32_t sf_if_4_dmy_byte : 5; /* [16:12], r/w, 0x2 */ + uint32_t sf_if_4_adr_byte : 3; /* [19:17], r/w, 0x2 */ + uint32_t sf_if_4_cmd_byte : 3; /* [22:20], r/w, 0x0 */ + uint32_t sf_if_4_dat_rw : 1; /* [ 23], r/w, 0x0 */ + uint32_t sf_if_4_dat_en : 1; /* [ 24], r/w, 0x1 */ + uint32_t sf_if_4_dmy_en : 1; /* [ 25], r/w, 0x1 */ + uint32_t sf_if_4_adr_en : 1; /* [ 26], r/w, 0x1 */ + uint32_t sf_if_4_cmd_en : 1; /* [ 27], r/w, 0x1 */ + uint32_t sf_if_4_spi_mode : 3; /* [30:28], r/w, 0x0 */ + uint32_t sf_if_4_qpi_mode_en : 1; /* [ 31], r/w, 0x1 */ + } BF; + uint32_t WORD; + } sf_if_iahb_9; + + /* 0x94 : sf_if_iahb_10 */ + union { + struct { + uint32_t sf_if_4_cmd_buf_0 : 32; /* [31: 0], r/w, 0xeb000000L */ + } BF; + uint32_t WORD; + } sf_if_iahb_10; + + /* 0x98 : sf_if_iahb_11 */ + union { + struct { + uint32_t sf_if_4_cmd_buf_1 : 32; /* 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sf_id1_offset : 28; /* [27: 0], r/w, 0x0 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_id1_offset; + + /* 0xA8 : sf_bk2_id0_offset */ + union { + struct { + uint32_t sf_bk2_id0_offset : 28; /* [27: 0], r/w, 0x0 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_bk2_id0_offset; + + /* 0xAC : sf_bk2_id1_offset */ + union { + struct { + uint32_t sf_bk2_id1_offset : 28; /* [27: 0], r/w, 0x0 */ + uint32_t reserved_28_31 : 4; /* [31:28], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_bk2_id1_offset; + + /* 0xB0 : sf_dbg */ + union { + struct { + uint32_t sf_autoload_st : 5; /* [ 4: 0], r, 0x1 */ + uint32_t sf_autoload_st_done : 1; /* [ 5], r, 0x0 */ + uint32_t reserved_6_31 : 26; /* [31: 6], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_dbg; + + /* 0xb4 reserved */ + uint8_t RESERVED0xb4[12]; + + /* 0xC0 : sf_if2_ctrl_0 */ + union { + struct { + uint32_t reserved_0_1 : 2; /* [ 1: 0], rsvd, 0x0 */ + uint32_t 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/* 0x100 : sf_ctrl_prot_en_rd */ + union { + struct { + uint32_t reserved_0 : 1; /* [ 0], rsvd, 0x0 */ + uint32_t sf_ctrl_id0_en_rd : 1; /* [ 1], r, 0x1 */ + uint32_t sf_ctrl_id1_en_rd : 1; /* [ 2], r, 0x1 */ + uint32_t reserved_3_27 : 25; /* [27: 3], rsvd, 0x0 */ + uint32_t sf_sec_tzsid_lock : 1; /* [ 28], r, 0x0 */ + uint32_t sf_if2_0_trig_wr_lock : 1; /* [ 29], r, 0x0 */ + uint32_t sf_if_0_trig_wr_lock : 1; /* [ 30], r, 0x0 */ + uint32_t sf_dbg_dis : 1; /* [ 31], r, 0x0 */ + } BF; + uint32_t WORD; + } sf_ctrl_prot_en_rd; + + /* 0x104 : sf_ctrl_prot_en */ + union { + struct { + uint32_t reserved_0 : 1; /* [ 0], rsvd, 0x0 */ + uint32_t sf_ctrl_id0_en : 1; /* [ 1], r/w, 0x1 */ + uint32_t sf_ctrl_id1_en : 1; /* [ 2], r/w, 0x1 */ + uint32_t reserved_3_31 : 29; /* [31: 3], rsvd, 0x0 */ + } BF; + uint32_t WORD; + } sf_ctrl_prot_en; + + /* 0x108 reserved */ + uint8_t RESERVED0x108[248]; + + /* 0x200 : sf_aes_key_r0_0 */ + union { + struct { + uint32_t sf_aes_key_r0_0 : 32; /* [31: 0], r/w, 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_SPI_H__ +#define __HARDWARE_SPI_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define SPI_CONFIG_OFFSET (0x0) /* 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT HOLDER OR CONTRIBUTORS BE LIABLE + * FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL + * DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR + * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER + * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, + * OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE + * OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE. + * + ****************************************************************************** + */ +#ifndef __HARDWARE_TIMER_H__ +#define __HARDWARE_TIMER_H__ + +/**************************************************************************** + * Pre-processor Definitions +****************************************************************************/ + +/* Register offsets *********************************************************/ + +#define TIMER_TCCR_OFFSET (0x0) /* Timer Clock Source */ +#define TIMER_TMR0_0_OFFSET (0x10) /* Timer0 Match Value 0 */ +#define TIMER_TMR0_1_OFFSET (0x14) /* Timer0 Match Value 1 */ +#define TIMER_TMR0_2_OFFSET (0x18) /* Timer0 Match Value 2 */ +#define TIMER_TMR1_0_OFFSET (0x1C) /* Timer1 Match Value 0 */ +#define TIMER_TMR1_1_OFFSET (0x20) /* Timer1 Match Value 1 */ +#define TIMER_TMR1_2_OFFSET (0x24) /* Timer1 Match Value 2 */ +#define TIMER_TCR0_OFFSET (0x2C) /* Timer0 Counter Value */ +#define TIMER_TCR1_OFFSET (0x30) /* Timer1 Counter Value */ +#define TIMER_TSR0_OFFSET (0x38) /* Timer0 Match Status */ +#define TIMER_TSR1_OFFSET (0x3C) /* Timer1 Match Status */ +#define TIMER_TIER0_OFFSET (0x44) /* Timer0 Match Interrupt Enable */ +#define TIMER_TIER1_OFFSET (0x48) /* Timer1 Match Interrupt Enable */ +#define TIMER_TPLVR0_OFFSET (0x50) /* Timer0 Pre-Load Value */ +#define TIMER_TPLVR1_OFFSET (0x54) /* Timer1 Pre-Load Value */ +#define TIMER_TPLCR0_OFFSET (0x5C) /* Timer0 Pre-Load Control */ +#define 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+ * + * Redistribution and use in source and binary forms, with or without modification, + * are permitted provided that the following conditions are met: + * 1. Redistributions of source code must retain the above copyright notice, + * this list of conditions and the following disclaimer. + * 2. Redistributions in binary form must reproduce the above copyright notice, + * this list of conditions and the following disclaimer in the documentation + * and/or other materials provided with the distribution. + * 3. Neither the name of Bouffalo Lab nor the names of its contributors + * may be used to endorse or promote products derived from this software + * without specific prior written permission. + * + * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS" + * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE + * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE + * DISCLAIMED. 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